Fugu-MT 論文翻訳(概要): Effective Capacitance Modeling Using Graph Neural Networks

論文の概要: Effective Capacitance Modeling Using Graph Neural Networks

arxiv url: http://arxiv.org/abs/2507.03787v1
Date: Fri, 04 Jul 2025 19:21:17 GMT
ステータス: 翻訳完了
システム内更新日: 2025-07-08 15:46:34.878312
Title: Effective Capacitance Modeling Using Graph Neural Networks
Title（参考訳）: グラフニューラルネットワークを用いた効率的なキャパシタンスモデリング
Authors: Eren Dogan, Matthew R. Guthaus,
Abstract要約: 本稿では,GPU並列化による高速化を実現するGNN-Ceff法を提案する。 GNN-Ceff並列化は、最先端のメソッドをシリアライズして実生活のベンチマークで929倍のスピードアップを達成する。
参考スコア（独自算出の注目度）: 0.0
License: http://creativecommons.org/licenses/by/4.0/
Abstract: Static timing analysis is a crucial stage in the VLSI design flow that verifies the timing correctness of circuits. Timing analysis depends on the placement and routing of the design, but at the same time, placement and routing efficiency depend on the final timing performance. VLSI design flows can benefit from timing-related prediction to better perform the earlier stages of the design flow. Effective capacitance is an essential input for gate delay calculation, and finding exact values requires routing or routing estimates. In this work, we propose the first GNN-based post-layout effective capacitance modeling method, GNN-Ceff, that achieves significant speed gains due to GPU parallelization while also providing better accuracy than current heuristics. GNN-Ceff parallelization achieves 929x speedup on real-life benchmarks over the state-of-the-art method run serially.
Abstract（参考訳）: 静的タイミング解析は、回路のタイミング精度を検証するVLSI設計フローにおいて重要な段階である。タイミング解析は設計の配置とルーティングに依存するが、配置とルーティングの効率は最終的なタイミング性能に依存する。 VLSI設計フローは、タイミング関連予測の恩恵を受け、設計フローの初期段階をより良く行うことができる。有効容量はゲート遅延計算に必須の入力であり、正確な値を見つけるにはルーティングやルーティングの見積が必要となる。本稿では,GPU並列化による大幅な高速化を実現するとともに,現在のヒューリスティックスよりも精度の高いGNN-Ceffを提案する。 GNN-Ceff並列化は、最先端のメソッドをシリアライズして実生活のベンチマークで929倍のスピードアップを達成する。

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