論文の概要: GNN4REL: Graph Neural Networks for Predicting Circuit Reliability Degradation

• arxiv url: http://arxiv.org/abs/2208.02868v1
• Date: Thu, 4 Aug 2022 20:09:12 GMT
• ステータス: 処理完了
• システム内更新日: 2022-08-08 13:09:26.260020
• Title: GNN4REL: Graph Neural Networks for Predicting Circuit Reliability Degradation
• Title（参考訳）: GNN4REL:回路信頼性劣化予測のためのグラフニューラルネットワーク
• Authors: Lilas Alrahis, Johann Knechtel, Florian Klemme, Hussam Amrouch, Ozgur Sinanoglu
• Abstract要約: 我々はグラフニューラルネットワーク(GNN)を用いて、プロセスの変動とデバイス老化が回路内の任意の経路の遅延に与える影響を正確に推定する。 GNN4RELは、工業用14nm計測データに対して校正されたFinFET技術モデルに基づいて訓練されている。 我々は、平均絶対誤差を0.01ポイントまで下げて、全経路(特に数秒以内)の遅延劣化をうまく見積もった。
• 参考スコア（独自算出の注目度）: 7.650966670809372
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Process variations and device aging impose profound challenges for circuit designers. Without a precise understanding of the impact of variations on the delay of circuit paths, guardbands, which keep timing violations at bay, cannot be correctly estimated. This problem is exacerbated for advanced technology nodes, where transistor dimensions reach atomic levels and established margins are severely constrained. Hence, traditional worst-case analysis becomes impractical, resulting in intolerable performance overheads. Contrarily, process-variation/aging-aware static timing analysis (STA) equips designers with accurate statistical delay distributions. Timing guardbands that are small, yet sufficient, can then be effectively estimated. However, such analysis is costly as it requires intensive Monte-Carlo simulations. Further, it necessitates access to confidential physics-based aging models to generate the standard-cell libraries required for STA. In this work, we employ graph neural networks (GNNs) to accurately estimate the impact of process variations and device aging on the delay of any path within a circuit. Our proposed GNN4REL framework empowers designers to perform rapid and accurate reliability estimations without accessing transistor models, standard-cell libraries, or even STA; these components are all incorporated into the GNN model via training by the foundry. Specifically, GNN4REL is trained on a FinFET technology model that is calibrated against industrial 14nm measurement data. Through our extensive experiments on EPFL and ITC-99 benchmarks, as well as RISC-V processors, we successfully estimate delay degradations of all paths -- notably within seconds -- with a mean absolute error down to 0.01 percentage points.
• Abstract（参考訳）: プロセスの変化とデバイスの老化は、回路設計者にとって重大な課題となる。 回路経路の遅延に対する変動の影響を正確に把握しなければ、タイミング違反を許容するガードバンドを正確に推定することはできない。 この問題は、トランジスタの寸法が原子レベルに達し、確立されたマージンが厳しく制約される先進技術ノードにおいて悪化する。 したがって、従来の最悪のケース分析は実用的ではなくなり、結果として耐え難いパフォーマンスオーバーヘッドが発生する。 逆に、プロセス変数/エイジングアウェア静的タイミング分析(sta)は、正確な統計遅延分布を設計者に供給する。 小さなが十分であるタイミングガードバンドを効果的に推定することができる。 しかし、このような分析はモンテカルロシミュレーションを必要とするためコストがかかる。 さらに、STAに必要な標準セルライブラリを生成するために、機密物理学ベースの老化モデルにアクセスする必要がある。 本研究では,回路内の任意の経路の遅延に対するプロセス変動とデバイス老化の影響を正確に推定するために,グラフニューラルネットワーク(GNN)を用いる。 提案するGNN4RELフレームワークは,トランジスタモデルや標準セルライブラリ,さらにはSTAへのアクセスなしに,設計者が迅速かつ正確な信頼性評価を行うことを可能にする。 特に、GNN4RELは工業用14nm計測データに対して校正されたFinFET技術モデルで訓練されている。 epflとitc-99ベンチマーク、およびrisc-vプロセッサの広範な実験を通じて、すべてのパス(特に数秒以内)の遅延劣化を平均的な絶対誤差0.01ポイントまで見積もることに成功した。

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