論文の概要: SVAgent: AI Agent for Hardware Security Verification Assertion
- arxiv url: http://arxiv.org/abs/2507.16203v1
- Date: Tue, 22 Jul 2025 03:36:06 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-07-23 21:34:13.952322
- Title: SVAgent: AI Agent for Hardware Security Verification Assertion
- Title（参考訳）: SVAgent: ハードウェアセキュリティ検証のためのAIエージェント
- Authors: Rui Guo, Avinash Ayalasomayajula, Henian Li, Jingbo Zhou, Sujan Kumar Saha, Farimah Farahmandi,
- Abstract要約: 本稿では,革新的なSVA自動生成フレームワークであるSVAgentを提案する。
SVAAgentは、元の複雑な要求を構造化され、徐々に解決可能な微細な問題解決チェーンに変換する。
実験により、SVAgentは幻覚やランダムな答えの影響を効果的に抑制できることが示された。
- 参考スコア（独自算出の注目度）: 19.443845373891044
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Verification using SystemVerilog assertions (SVA) is one of the most popular methods for detecting circuit design vulnerabilities. However, with the globalization of integrated circuit design and the continuous upgrading of security requirements, the SVA development model has exposed major limitations. It is not only inefficient in development, but also unable to effectively deal with the increasing number of security vulnerabilities in modern complex integrated circuits. In response to these challenges, this paper proposes an innovative SVA automatic generation framework SVAgent. SVAgent introduces a requirement decomposition mechanism to transform the original complex requirements into a structured, gradually solvable fine-grained problem-solving chain. Experiments have shown that SVAgent can effectively suppress the influence of hallucinations and random answers, and the key evaluation indicators such as the accuracy and consistency of the SVA are significantly better than existing frameworks. More importantly, we successfully integrated SVAgent into the most mainstream integrated circuit vulnerability assessment framework and verified its practicality and reliability in a real engineering design environment.
- Abstract（参考訳）: SystemVerilog assertions (SVA) を用いた検証は、回路設計の脆弱性を検出する最も一般的な方法の1つである。
しかし、集積回路設計のグローバル化とセキュリティ要件の継続的なアップグレードにより、SVA開発モデルは大きな限界を露呈した。
開発において非効率であるだけでなく、現代の複雑な集積回路におけるセキュリティ脆弱性の増加に効果的に対応できない。
そこで本研究では,SVA自動生成フレームワークであるSVAgentを提案する。
SVAgentは、元の複雑な要求を構造化され、徐々に解決可能なきめ細かい問題解決チェーンに変換するための要求分解機構を導入している。
実験の結果、SVAgentは幻覚やランダムな答えの影響を効果的に抑制できることが示された。
さらに重要なことは、SVAgentを最も主流の集積回路脆弱性評価フレームワークに統合し、実際のエンジニアリング設計環境でその実用性と信頼性を検証したことである。
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