論文の概要: Explicit Sign-Magnitude Encoders Enable Power-Efficient Multipliers

• arxiv url: http://arxiv.org/abs/2507.18179v1
• Date: Thu, 24 Jul 2025 08:26:33 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-07-25 15:10:43.234036
• Title: Explicit Sign-Magnitude Encoders Enable Power-Efficient Multipliers
• Title（参考訳）: 電力効率の良い乗算器を実現する明示的符号量エンコーダ
• Authors: Felix Arnold, Maxence Bouvier, Ryan Amaudruz, Renzo Andri, Lukas Cavigelli,
• Abstract要約: 固定点乗算器ユニットの電力効率を最大化するために,それらをサブコンポーネントに分解する手法を提案する。 我々の手法は、AIワークロードでよく見られるように、ゼロを中心とした入力値の大幅な省電力化につながる。
• 参考スコア（独自算出の注目度）: 1.5845117761091052
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: This work presents a method to maximize power-efficiency of fixed point multiplier units by decomposing them into sub-components. First, an encoder block converts the operands from a two's complement to a sign magnitude representation, followed by a multiplier module which performs the compute operation and outputs the resulting value in the original format. This allows to leverage the power-efficiency of the Sign Magnitude encoding for the multiplication. To ensure the computing format is not altered, those two components are synthesized and optimized separately. Our method leads to significant power savings for input values centered around zero, as commonly encountered in AI workloads. Under a realistic input stream with values normally distributed with a standard deviation of 3.0, post-synthesis simulations of the 4-bit multiplier design show up to 12.9% lower switching activity compared to synthesis without decomposition. Those gains are achieved while ensuring compliance into any production-ready system as the overall circuit stays logic-equivalent. With the compliance lifted and a slightly smaller input range of -7 to +7, switching activity reductions can reach up to 33%. Additionally, we demonstrate that synthesis optimization methods based on switching-activity-driven design space exploration can yield a further 5-10% improvement in power-efficiency compared to a power agnostic approach.
• Abstract（参考訳）: 本研究は、固定点乗算器ユニットの電力効率を最大化するために、それらをサブコンポーネントに分解する手法を提案する。 まず、エンコーダブロックがオペランドを2の補数から符号等級表現に変換し、次いで演算演算を行い、元のフォーマットで結果の値を出力する乗算器モジュールを出力する。 これにより、乗算のためにSign Magnitudeエンコーディングの電力効率を利用することができる。 計算形式が変更されないように、これらの2つのコンポーネントは別々に合成され、最適化される。 我々の手法は、AIワークロードでよく見られるように、ゼロを中心とした入力値の大幅な省電力化につながる。 通常3.0の標準偏差で分布する値を持つ現実的な入力ストリームの下では、4ビット乗算器の設計の合成後のシミュレーションは、分解せずに合成するよりも最大で12.9%低いスイッチング活性を示す。 これらの利得は、全体的な回路が論理等価であるため、プロダクション対応システムへのコンプライアンスを確保しながら達成される。 コンプライアンスが引き上げられ、入力範囲が7から+7にわずかに小さいため、スイッチングアクティビティの削減は最大33%に達する。 さらに,スイッチングアクティビティ駆動設計空間探索に基づく合成最適化手法により,電力非依存手法と比較して,電力効率が5～10%向上することが実証された。

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