論文の概要: Piano: A Multi-Constraint Pin Assignment-Aware Floorplanner

• arxiv url: http://arxiv.org/abs/2508.13161v1
• Date: Sun, 20 Jul 2025 10:44:54 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-08-24 10:27:26.507566
• Title: Piano: A Multi-Constraint Pin Assignment-Aware Floorplanner
• Title（参考訳）: Piano: マルチ制約ピンアサインメント対応フロアプランナ
• Authors: Zhexuan Xu, Kexin Zhou, Jie Wang, Zijie Geng, Siyuan Xu, Shixiong Kai, Mingxuan Yuan, Feng Wu,
• Abstract要約: Pianoは、複数の制約の下でモジュール配置とピン割り当てを同時に最適化するフロアプランニングフレームワークである。 その結果、ピアーノはHPWLの平均6.81%の減少、13.39%の減少、および16.36%の減少を達成した。
• 参考スコア（独自算出の注目度）: 32.58046584473385
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: Floorplanning is a critical step in VLSI physical design, increasingly complicated by modern constraints such as fixed-outline requirements, whitespace removal, and the presence of pre-placed modules. In addition, the assignment of pins on module boundaries significantly impacts the performance of subsequent stages, including detailed placement and routing. However, traditional floorplanners often overlook pin assignment with modern constraints during the floorplanning stage. In this work, we introduce Piano, a floorplanning framework that simultaneously optimizes module placement and pin assignment under multiple constraints. Specifically, we construct a graph based on the geometric relationships among modules and their netlist connections, then iteratively search for shortest paths to determine pin assignments. This graph-based method also enables accurate evaluation of feedthrough and unplaced pins, thereby guiding overall layout quality. To further improve the design, we adopt a whitespace removal strategy and employ three local optimizers to enhance layout metrics under multi-constraint scenarios. Experimental results on widely used benchmark circuits demonstrate that Piano achieves an average 6.81% reduction in HPWL, a 13.39% decrease in feedthrough wirelength, a 16.36% reduction in the number of feedthrough modules, and a 21.21% drop in unplaced pins, while maintaining zero whitespace.
• Abstract（参考訳）: フロアプランニングはVLSI物理設計における重要なステップであり、固定アウトライン要求、ホワイトスペース削除、プリプレースされたモジュールの存在といった現代の制約によってますます複雑化している。 さらに、モジュール境界上のピンの割り当ては、詳細な配置やルーティングを含むその後のステージのパフォーマンスに大きな影響を及ぼす。 しかし、伝統的なフロアプランナーは、しばしばフロアプランニングの段階で近代的な制約によってピンの割り当てを見落としている。 本研究では,複数の制約下でモジュール配置とピン割り当てを同時に最適化するフロアプランニングフレームワークであるPianoを紹介する。 具体的には,モジュール間の幾何学的関係とそのネットリスト接続に基づいてグラフを構築し,ピン割り当てを決定する最短経路を反復的に探索する。 このグラフベースの手法は、フィードスルーと非配置ピンの正確な評価を可能にし、全体のレイアウト品質を導出する。 設計をさらに改善するため、ホワイトスペース除去戦略を採用し、3つのローカルオプティマイザを用いて、複数制約シナリオにおけるレイアウトメトリクスを強化する。 広く使われているベンチマーク回路の実験結果によると、ピアノはHPWLの平均6.81%の削減、13.39%のフィードスルーワイヤ長の減少、16.36%のフィードスルーモジュールの減少、そして21.21%の未配置ピンの減少を達成している。

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