論文の概要: FedChip: Federated LLM for Artificial Intelligence Accelerator Chip Design

• arxiv url: http://arxiv.org/abs/2508.13162v1
• Date: Wed, 23 Jul 2025 15:38:14 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-08-24 10:27:26.5095
• Title: FedChip: Federated LLM for Artificial Intelligence Accelerator Chip Design
• Title（参考訳）: FedChip: 人工知能加速器チップ設計のためのフェデレーションLLM
• Authors: Mahmoud Nazzal, Khoa Nguyen, Deepak Vungarala, Ramtin Zand, Shaahin Angizi, Hai Phan, Abdallah Khreishah,
• Abstract要約: FedChipは、大規模言語モデルのためのFederated fine-tuningアプローチである。 プロプライエタリなローカルデータに基づいてモデルをトレーニングすることが可能になる。 ハイエンドのLCMよりも77%以上品質が向上する。
• 参考スコア（独自算出の注目度）: 4.3308734580455095
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: AI hardware design is advancing rapidly, driven by the promise of design automation to make chip development faster, more efficient, and more accessible to a wide range of users. Amongst automation tools, Large Language Models (LLMs) offer a promising solution by automating and streamlining parts of the design process. However, their potential is hindered by data privacy concerns and the lack of domain-specific training. To address this, we introduce FedChip, a Federated fine-tuning approach that enables multiple Chip design parties to collaboratively enhance a shared LLM dedicated for automated hardware design generation while protecting proprietary data. FedChip enables parties to train the model on proprietary local data and improve the shared LLM's performance. To exemplify FedChip's deployment, we create and release APTPU-Gen, a dataset of 30k design variations spanning various performance metric values such as power, performance, and area (PPA). To encourage the LLM to generate designs that achieve a balance across multiple quality metrics, we propose a new design evaluation metric, Chip@k, which statistically evaluates the quality of generated designs against predefined acceptance criteria. Experimental results show that FedChip improves design quality by more than 77% over high-end LLMs while maintaining data privacy
• Abstract（参考訳）: AIハードウェアデザインは急速に進歩しており、チップ開発をより速く、より効率的に、幅広いユーザーに対してよりアクセスしやすいものにするという、設計自動化の約束によって推進されている。 自動化ツールの中で、LLM(Large Language Models)は、設計プロセスの一部を自動化し、合理化することで、有望なソリューションを提供する。 しかし、データプライバシの懸念とドメイン固有のトレーニングの欠如によって、そのポテンシャルは妨げられている。 これを解決するために、FedChipを紹介します。フェデレートされた微調整アプローチにより、複数のチップデザイン関係者が、プロプライエタリなデータを保護しながら、自動ハードウェアデザイン生成専用の共有LLMを協調的に拡張することが可能になります。 FedChipは、パーティーが独自のローカルデータに基づいてモデルをトレーニングし、共有LLMのパフォーマンスを改善することを可能にする。 FedChipのデプロイメントを実証するために、パワー、パフォーマンス、エリア(PPA)など、さまざまなパフォーマンスメトリック値にまたがる30kデザインのデータセットであるAPTPU-Genを作成した。 LLMが複数の品質指標のバランスを保ち得る設計を作成することを奨励するために、我々は、予め定義された受理基準に対して生成された設計の品質を統計的に評価する新しい設計評価指標Chip@kを提案する。 実験結果から、FedChipはデータプライバシを維持しながら、ハイエンドLLMよりも77%以上設計品質を向上させることが判明した。

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