論文の概要: Learning to Optimize Capacity Planning in Semiconductor Manufacturing

• arxiv url: http://arxiv.org/abs/2509.15767v1
• Date: Fri, 19 Sep 2025 08:51:10 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-09-22 18:18:11.085293
• Title: Learning to Optimize Capacity Planning in Semiconductor Manufacturing
• Title（参考訳）: 半導体製造におけるキャパシティプランニングの最適化
• Authors: Philipp Andelfinger, Jieyi Bi, Qiuyu Zhu, Jianan Zhou, Bo Zhang, Fei Fei Zhang, Chew Wye Chan, Boon Ping Gan, Wentong Cai, Jie Zhang,
• Abstract要約: 半導体製造において、キャパシティプランニング(キャパシティプランニング)は、需要に応じて生産資源を割り当てるプロセスである。 本稿では、深層強化学習を用いて訓練された、個々のマシンレベルでのキャパシティプランニングのためのニューラルネットワークベースのモデルを提案する。
• 参考スコア（独自算出の注目度）: 16.026880823025948
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: In manufacturing, capacity planning is the process of allocating production resources in accordance with variable demand. The current industry practice in semiconductor manufacturing typically applies heuristic rules to prioritize actions, such as future change lists that account for incoming machine and recipe dedications. However, while offering interpretability, heuristics cannot easily account for the complex interactions along the process flow that can gradually lead to the formation of bottlenecks. Here, we present a neural network-based model for capacity planning on the level of individual machines, trained using deep reinforcement learning. By representing the policy using a heterogeneous graph neural network, the model directly captures the diverse relationships among machines and processing steps, allowing for proactive decision-making. We describe several measures taken to achieve sufficient scalability to tackle the vast space of possible machine-level actions. Our evaluation results cover Intel's small-scale Minifab model and preliminary experiments using the popular SMT2020 testbed. In the largest tested scenario, our trained policy increases throughput and decreases cycle time by about 1.8% each.
• Abstract（参考訳）: 生産において、キャパシティプランニング(キャパシティプランニング)とは、需要に応じて生産資源を割り当てるプロセスである。 半導体製造における現在の業界慣行は、一般的に、入ってくる機械やレシピの献身を考慮に入れた将来の変更リストなど、アクションの優先順位付けにヒューリスティックなルールを適用している。 しかし、解釈可能性を提供する一方で、ヒューリスティックスはプロセスフローに沿った複雑な相互作用を簡単に説明できない。 本稿では、深層強化学習を用いて訓練された、個々のマシンレベルでのキャパシティプランニングのためのニューラルネットワークベースのモデルを提案する。 不均一グラフニューラルネットワークを使用してポリシーを表現することにより、モデルはマシン間の多様な関係や処理ステップを直接キャプチャし、積極的な意思決定を可能にする。 本稿では,マシンレベルの動作が可能な広大な空間に対処するために,十分なスケーラビリティを実現するためのいくつかの対策について述べる。 評価結果は、Intelの小型ミニファブモデルと、人気のあるSMT2020テストベッドを用いた予備実験をカバーする。 最大のテストシナリオでは、トレーニングされたポリシによってスループットが向上し、サイクル時間が約1.8%削減されます。

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