論文の概要: FedBit: Accelerating Privacy-Preserving Federated Learning via Bit-Interleaved Packing and Cross-Layer Co-Design

• arxiv url: http://arxiv.org/abs/2509.23091v1
• Date: Sat, 27 Sep 2025 03:58:16 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-09-30 22:32:19.029685
• Title: FedBit: Accelerating Privacy-Preserving Federated Learning via Bit-Interleaved Packing and Cross-Layer Co-Design
• Title（参考訳）: FedBit: Bit-Interleaved Packingとクロスレイヤの共同設計による、プライバシ保護によるフェデレーション学習の促進
• Authors: Xiangchen Meng, Yangdi Lyu,
• Abstract要約: 完全同型暗号化(FHE)を備えたフェデレートラーニング(FL)は、モデルアグリゲーション中にデータプライバシを効果的に保護する。 FedBit は Brakerski-Fan-Vercauteren (BFV) スキームのためのハードウェア/ソフトウェアの共同設計フレームワークである。 FedBitは、ビットインターリーブデータパッキングを使用して、複数のモデルパラメータを単一の暗号係数に埋め込む。
• 参考スコア（独自算出の注目度）: 2.255961793913651
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Federated learning (FL) with fully homomorphic encryption (FHE) effectively safeguards data privacy during model aggregation by encrypting local model updates before transmission, mitigating threats from untrusted servers or eavesdroppers in transmission. However, the computational burden and ciphertext expansion associated with homomorphic encryption can significantly increase resource and communication overhead. To address these challenges, we propose FedBit, a hardware/software co-designed framework optimized for the Brakerski-Fan-Vercauteren (BFV) scheme. FedBit employs bit-interleaved data packing to embed multiple model parameters into a single ciphertext coefficient, thereby minimizing ciphertext expansion and maximizing computational parallelism. Additionally, we integrate a dedicated FPGA accelerator to handle cryptographic operations and an optimized dataflow to reduce the memory overhead. Experimental results demonstrate that FedBit achieves a speedup of two orders of magnitude in encryption and lowers average communication overhead by 60.7%, while maintaining high accuracy.
• Abstract（参考訳）: 完全同型暗号化(FHE)を備えたフェデレートラーニング(FL)は、送信前にローカルモデルの更新を暗号化し、信頼できないサーバや盗聴者の脅威を軽減し、モデルアグリゲーション中のデータプライバシを効果的に保護する。 しかし、同型暗号化に伴う計算負担と暗号文の拡張は、リソースや通信のオーバーヘッドを大幅に増加させる可能性がある。 これらの課題に対処するために,Brakerski-Fan-Vercauteren (BFV) 方式に最適化されたハードウェア/ソフトウェア共同設計フレームワークであるFedBitを提案する。 FedBitはビットインターリーブデータパッキングを用いて、複数のモデルパラメータを1つの暗号文係数に埋め込むことで、暗号文の拡張を最小化し、計算並列性を最大化する。 さらに、暗号化操作を処理するための専用FPGAアクセラレータと、メモリオーバーヘッドを低減するために最適化されたデータフローを統合します。 実験の結果、FedBitは暗号化の2桁のスピードアップを実現し、平均的な通信オーバーヘッドを60.7%削減し、高精度を維持した。

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