論文の概要: EEsizer: LLM-Based AI Agent for Sizing of Analog and Mixed Signal Circuit

• arxiv url: http://arxiv.org/abs/2509.25510v1
• Date: Mon, 29 Sep 2025 21:08:23 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-10-01 17:09:04.325958
• Title: EEsizer: LLM-Based AI Agent for Sizing of Analog and Mixed Signal Circuit
• Title（参考訳）: EEsizer: アナログと混合信号回路をサイズ化するためのLLMベースのAIエージェント
• Authors: Chang Liu, Danial Chitnis,
• Abstract要約: 本稿では,大規模な言語モデルと回路シミュレータ,カスタムデータ解析機能を統合するAIエージェントであるEEsizerを提案する。 迅速な工学的推論と理論的推論を駆使して、エージェントは設計の方向性を反復的に探求し、性能を評価し、人間の介入を最小限に抑えてソリューションを洗練する。
• 参考スコア（独自算出の注目度）: 3.0075075797261532
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The design of Analog and Mixed-Signal (AMS) integrated circuits (ICs) often involves significant manual effort, especially during the transistor sizing process. While Machine Learning techniques in Electronic Design Automation (EDA) have shown promise in reducing complexity and minimizing human intervention, they still face challenges such as numerous iterations and a lack of knowledge about AMS circuit design. Recently, Large Language Models (LLMs) have demonstrated significant potential across various fields, showing a certain level of knowledge in circuit design and indicating their potential to automate the transistor sizing process. In this work, we propose EEsizer, an LLM-based AI agent that integrates large language models with circuit simulators and custom data analysis functions, enabling fully automated, closed-loop transistor sizing without relying on external knowledge. By employing prompt engineering and Chain-of-Thought reasoning, the agent iteratively explores design directions, evaluates performance, and refines solutions with minimal human intervention. We first benchmarked 8 LLMs on six basic circuits and selected three high-performing models to optimize a 20-transistor CMOS operational amplifier, targeting multiple performance metrics, including rail-to-rail operation from 180 nm to 90 nm technology nodes. Notably, OpenAI o3 successfully achieved the user-intended target at 90 nm across three different test groups, with a maximum of 20 iterations, demonstrating adaptability and robustness at advanced nodes. To assess design robustness, we manually designed a bias circuit and performed a variation analysis using Gaussian-distributed variations on transistor dimensions and threshold voltages.
• Abstract（参考訳）: Analog and Mixed-Signal (AMS) 集積回路 (IC) の設計は、特にトランジスタサイズプロセスにおいて、かなりの手作業を必要とすることが多い。 電子設計自動化(EDA)における機械学習技術は、複雑さの低減と人間の介入の最小化を約束しているが、それでも多くのイテレーションやAMS回路設計に関する知識の欠如といった課題に直面している。 近年,Large Language Models (LLM) は様々な分野において有意なポテンシャルを示し,回路設計における一定の知識と,トランジスタサイズプロセスの自動化の可能性を示している。 本研究では、LLMベースのAIエージェントであるEEsizerを提案し、回路シミュレータやカスタムデータ解析機能と大きな言語モデルを統合することにより、外部知識に頼ることなく、完全に自動化されたクローズドループトランジスタサイズを実現する。 迅速な工学的推論と理論的推論を駆使して、エージェントは設計の方向性を反復的に探求し、性能を評価し、人間の介入を最小限に抑えてソリューションを洗練する。 我々はまず6つの基本回路上で8個のLLMをベンチマークし、20トランジスタCMOS動作増幅器を最適化するために3つの高性能モデルを選択した。 注目すべきは、OpenAI o3が3つの異なるテストグループで90nmの目標を達成したことだ。 設計のロバスト性を評価するため,我々は手動でバイアス回路を設計し,トランジスタ寸法としきい値電圧のガウス分布変動を用いた変動解析を行った。

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