論文の概要: Faver: Boosting LLM-based RTL Generation with Function Abstracted Verifiable Middleware

• arxiv url: http://arxiv.org/abs/2510.08664v1
• Date: Thu, 09 Oct 2025 15:41:43 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-10-14 00:38:47.311094
• Title: Faver: Boosting LLM-based RTL Generation with Function Abstracted Verifiable Middleware
• Title（参考訳）: Faver: 関数抽象化検証ミドルウェアによるLLMベースのRTL生成の高速化
• Authors: Jianan Mu, Mingyu Shi, Yining Wang, Tianmeng Yang, Bin Sun, Xing Hu, Jing Ye, Huawei Li,
• Abstract要約: LLMベースのRTL生成は、チップ設計において最も自動化されていないステージを解放する可能性を秘めている。 高レベル仕様とRTLのセマンティックなギャップのため、既存のモデルは生成精度に苦しむ。 Faverはモデルの生成精度を最大14%向上させる。
• 参考スコア（独自算出の注目度）: 15.79533870820653
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: LLM-based RTL generation is an interesting research direction, as it holds the potential to liberate the least automated stage in the current chip design. However, due to the substantial semantic gap between high-level specifications and RTL, coupled with limited training data, existing models struggle with generation accuracy. Drawing on human experience, design with verification helps improving accuracy. However, as the RTL testbench data are even more scarce, it is not friendly for LLMs. Although LLMs excel at higher-level languages like Python/C, they have a huge semantic gap from RTL. When implementing the same functionality, Python/C code and hardware code differ significantly in the spatiotemporal granularity, requiring the LLM not only to consider high-level functional semantics but also to ensure the low-level details align with the circuit code. It is not an easy task. In this paper, we propose a function abstracted verifiable middleware (Faver) that streamlines RTL verification in LLM-based workflows. By mixing LLM-friendly code structures with a rule-based template, Faver decouples the details of circuit verification, allowing the LLM to focus on the functionality itself. In our experiments on the SFT model and open-source models, Faver improved the model's generation accuracy by up to 14%.
• Abstract（参考訳）: LLMベースのRTL生成は、現在のチップ設計において最も自動化されていないステージを解放する可能性を秘めているため、興味深い研究方向である。 しかし、高レベルの仕様とRTLの間には意味的なギャップがあり、訓練データも限られており、既存のモデルは生成精度に苦慮している。 人間の経験に基づいて、検証による設計は、正確性を改善するのに役立つ。 しかし、RTLテストベンチデータはさらに少ないため、LSMには適さない。 LLMはPython/Cのような高レベルの言語では優れているが、RTLとは大きなセマンティックギャップがある。 同じ機能を実装する場合、Python/Cのコードとハードウェアのコードは時空間の粒度で大きく異なるため、LLMは高レベルの機能的セマンティクスだけでなく、低レベルの詳細を回路コードと一致させる必要がある。 それは簡単な仕事ではありません。 本稿では、LLMベースのワークフローにおけるRTL検証を効率化する、検証可能なミドルウェア(Faver)を抽象化する機能を提案する。 LLMフレンドリーなコード構造とルールベースのテンプレートを組み合わせることで、Faverは回路検証の詳細を分離し、LCMが機能自体に集中できるようにする。 SFTモデルとオープンソースモデルに関する実験で、Faverはモデルの生成精度を最大14%改善した。

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