論文の概要: RTL++: Graph-enhanced LLM for RTL Code Generation

• arxiv url: http://arxiv.org/abs/2505.13479v1
• Date: Sun, 11 May 2025 00:17:26 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-05-21 14:49:52.258855
• Title: RTL++: Graph-enhanced LLM for RTL Code Generation
• Title（参考訳）: RTL++: RTLコード生成のためのグラフ強化LLM
• Authors: Mohammad Akyash, Kimia Azar, Hadi Kamali,
• Abstract要約: 従来のレジスタ転送レベル (RTL) の設計手法は手作業で、時間がかかり、エラーを起こしやすい。 オープンソースモデルは代替手段を提供するが、品質や正確性に欠けることが多い。 本稿では RTL コード生成のための LLM 支援手法 RTL++ を提案する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: As hardware design complexity escalates, there is an urgent need for advanced automation in electronic design automation (EDA). Traditional register transfer level (RTL) design methods are manual, time-consuming, and prone to errors. While commercial (instruction-tuned) large language models (LLMs) shows promising performance for automation, they pose security and privacy concerns. Open-source models offer alternatives; however, they frequently fall short in quality/correctness, largely due to limited, high-quality RTL code data essential for effective training and generalization. This paper proposes RTL++, a first-of-its-kind LLM-assisted method for RTL code generation that utilizes graph representations of code structures to enhance the quality of generated code. By encoding RTL code into a textualized control flowgraphs (CFG) and data flow graphs (DFG), RTL++ captures the inherent hierarchy, dependencies, and relationships within the code. This structured graph-based approach enhances the context available to LLMs, enabling them to better understand and generate instructions. By focusing on data generation through graph representations, RTL++ addresses the limitations of previous approaches that rely solely on code and suffer from lack of diversity. Experimental results demonstrate that RTL++ outperforms state-of-the-art models fine-tuned for RTL generation, as evaluated using the VerilogEval benchmark's Pass@1/5/10 metric, as well as the RTLLM1.1 model, which highlight the effectiveness of graph-enhanced context in advancing the capabilities of LLM-assisted RTL code generation.
• Abstract（参考訳）: ハードウェア設計の複雑さがエスカレートするにつれて、電子設計自動化(EDA)における高度な自動化が緊急に必要となる。 従来のレジスタ転送レベル (RTL) の設計手法は手作業で、時間がかかり、エラーを起こしやすい。 商用(インストラクションをチューニングした)大規模言語モデル(LLM)は自動化に有望なパフォーマンスを示す一方で、セキュリティとプライバシの懸念を生じさせる。 オープンソースモデルは代替手段を提供するが、多くの場合、効果的なトレーニングと一般化に不可欠な、限られた高品質のRTLコードデータのために、品質/正確性に欠ける。 本稿では,コード構造のグラフ表現を利用して生成したコードの品質を向上させるRTL++を提案する。 RTL++は、テキスト化された制御フローグラフ(CFG)とデータフローグラフ(DFG)にRTLコードをエンコードすることで、コード内の固有の階層、依存関係、関係をキャプチャする。 この構造化グラフベースのアプローチは、LLMで利用可能なコンテキストを強化し、より理解し、命令を生成することができる。 グラフ表現によるデータ生成に集中することにより、RTL++は、コードのみに依存し、多様性の欠如に悩まされる従来のアプローチの限界に対処する。 実験結果から、RTL++は、VerilogEvalベンチマークのPass@1/5/10メトリックとRTLLM1.1モデルを用いて評価され、RTL生成のために調整された最先端モデルよりも優れていることが示された。

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