論文の概要: Low Power Vision Transformer Accelerator with Hardware-Aware Pruning and Optimized Dataflow

• arxiv url: http://arxiv.org/abs/2510.14393v1
• Date: Thu, 16 Oct 2025 07:44:42 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-10-17 21:15:14.766618
• Title: Low Power Vision Transformer Accelerator with Hardware-Aware Pruning and Optimized Dataflow
• Title（参考訳）: ハードウェア・アウェア・プルーニングと最適化データフローを用いた低消費電力変換器加速器
• Authors: Ching-Lin Hsiung, Tian-Sheuan Chang,
• Abstract要約: 本稿では,アルゴリズムハードウェアの共設計により最適化された低消費電力ビジョントランスフォーマーアクセラレータを提案する。 複雑な機構を導入することなく、ハードウェアフレンドリーな動的トークンプルーニングによってモデルの複雑さを低減させる。 ピークスループットは1GHzで1024 GOPS、エネルギー効率は2.31 TOPS/W、面積効率は858.61 GOPS/mm2である。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: Current transformer accelerators primarily focus on optimizing self-attention due to its quadratic complexity. However, this focus is less relevant for vision transformers with short token lengths, where the Feed-Forward Network (FFN) tends to be the dominant computational bottleneck. This paper presents a low power Vision Transformer accelerator, optimized through algorithm-hardware co-design. The model complexity is reduced using hardware-friendly dynamic token pruning without introducing complex mechanisms. Sparsity is further improved by replacing GELU with ReLU activations and employing dynamic FFN2 pruning, achieving a 61.5\% reduction in operations and a 59.3\% reduction in FFN2 weights, with an accuracy loss of less than 2\%. The hardware adopts a row-wise dataflow with output-oriented data access to eliminate data transposition, and supports dynamic operations with minimal area overhead. Implemented in TSMC's 28nm CMOS technology, our design occupies 496.4K gates and includes a 232KB SRAM buffer, achieving a peak throughput of 1024 GOPS at 1GHz, with an energy efficiency of 2.31 TOPS/W and an area efficiency of 858.61 GOPS/mm2.
• Abstract（参考訳）: 現在の変圧器加速器は、主に2次複雑さのために自己注意を最適化することに焦点を当てている。 しかし、この焦点は、Feed-Forward Network(FFN)が支配的な計算ボトルネックになる傾向にある短いトークン長を持つ視覚変換器にはあまり関係がない。 本稿では,アルゴリズムハードウェアの共設計により最適化された低消費電力ビジョントランスフォーマーアクセラレータを提案する。 複雑な機構を導入することなく、ハードウェアフレンドリーな動的トークンプルーニングによってモデルの複雑さを低減させる。 GELUをReLUアクティベートに置き換え、動的FFN2プルーニングを導入し、操作を61.5\%減らし、FFN2重量を59.3\%減らし、精度を2\%未満にすることで、スポーサリティをさらに改善する。 このハードウェアは、データ転送を排除するために出力指向のデータアクセスを備えた行ワイドデータフローを採用し、最小の領域オーバーヘッドで動的操作をサポートする。 TSMCの28nmCMOS技術で実装された設計では、496.4Kゲートを占有し、232KBのSRAMバッファを備え、1GHzで1024 GOPSのピークスループットを実現し、エネルギー効率は2.31 TOPS/W、面積効率は858.61 GOPS/mm2である。

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