論文の概要: LLM-VeriPPA: Power, Performance, and Area Optimization aware Verilog Code Generation with Large Language Models

• arxiv url: http://arxiv.org/abs/2510.15899v1
• Date: Wed, 10 Sep 2025 22:49:50 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-12-07 19:06:32.087425
• Title: LLM-VeriPPA: Power, Performance, and Area Optimization aware Verilog Code Generation with Large Language Models
• Title（参考訳）: LLM-VeriPPA:大規模言語モデルを用いたVerilogコード生成を意識したパワー,パフォーマンス,領域最適化
• Authors: Kiran Thorat, Jiahui Zhao, Yaotian Liu, Amit Hasan, Hongwu Peng, Xi Xie, Bin Lei, Caiwen Ding,
• Abstract要約: 本稿では,Large Language Models (LLM) を用いたチップ設計の分野について述べる。 我々は、PPAを最適化し、LLMを用いてVerilogコードを生成するために設計された新しいフレームワークであるVeriPPAを紹介する。 筆者らのフレームワークは, 構文的正しさが81.37%, 機能的正しさが62.06%, 現在のSOTA法よりも優れていた。
• 参考スコア（独自算出の注目度）: 15.396388099390185
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Large Language Models (LLMs) are gaining prominence in various fields, thanks to their ability to generate high- quality content from human instructions. This paper delves into the field of chip design using LLMs, specifically in Power- Performance-Area (PPA) optimization and the generation of accurate Verilog codes for circuit designs. We introduce a novel framework VeriPPA designed to optimize PPA and generate Verilog code using LLMs. Our method includes a two-stage process where the first stage focuses on improving the functional and syntactic correctness of the generated Verilog codes, while the second stage focuses on optimizing the Verilog codes to meet PPA constraints of circuit designs, a crucial element of chip design. Our framework achieves an 81.37% success rate in syntactic correctness and 62.06% in functional correctness for code genera- tion, outperforming current state-of-the-art (SOTA) methods. On the RTLLM dataset. On the VerilogEval dataset, our framework achieves 99.56% syntactic correctness and 43.79% functional correctness, also surpassing SOTA, which stands at 92.11% for syntactic correctness and 33.57% for functional correctness. Furthermore, Our framework able to optimize the PPA of the designs. These results highlight the potential of LLMs in handling complex technical areas and indicate an encouraging development in the automation of chip design processes.
• Abstract（参考訳）: 大規模言語モデル(LLM)は、人間の指示から高品質なコンテンツを生成する能力によって、様々な分野で注目を集めている。 本稿では,LLMを用いたチップ設計の分野,特にPPA(Power- Performance-Area)最適化と回路設計のための正確なVerilogコードの生成について述べる。 我々は、PPAを最適化し、LLMを用いてVerilogコードを生成するために設計された新しいフレームワークであるVeriPPAを紹介する。 本手法は,第1段階が生成したVerilog符号の関数的および構文的正当性の向上に焦点を当て,第2段階が回路設計のPPA制約を満たすためにVerilog符号を最適化することに焦点を当てた2段階プロセスを含む。 筆者らのフレームワークは, 構文的正しさが81.37%, 機能的正しさが62.06%, 現在のSOTA法よりも優れていた。 RTLLMデータセットについて。 VerilogEvalデータセットでは,構文的正当性99.56%,機能的正当性43.79%,統語的正当性92.11%,機能的正当性33.57%を突破した。 さらに,本フレームワークは設計のPPAを最適化する。 これらの結果は、複雑な技術分野を扱う上でのLLMの可能性を強調し、チップ設計プロセスの自動化の促進を示唆している。

関連論文リスト

• MAHL: Multi-Agent LLM-Guided Hierarchical Chiplet Design with Adaptive Debugging [30.305211001929496]
  大きな言語モデル(LLM)は2.5Dに拡張することを約束している。 LLMはフラットな設計、高い検証コスト、不正確なパラメータ最適化といった課題に直面している。 階層型LLMベースのチップレット設計生成フレームワークであるMAHLを提案する。
  論文  参考訳（メタデータ） (2025-08-08T05:47:31Z)
• VeriOpt: PPA-Aware High-Quality Verilog Generation via Multi-Role LLMs [41.94295877935867]
  VeriOptは、ロールベースのプロンプトとPPA対応最適化を利用して、高品質で合成可能なVerilogを生成する新しいフレームワークである。 私たちの研究は、正しさと品質の重大なギャップに対処することで、最先端のAI駆動型ハードウェア設計を前進させます。
  論文  参考訳（メタデータ） (2025-07-20T00:28:55Z)
• ChipSeek-R1: Generating Human-Surpassing RTL with LLM via Hierarchical Reward-Driven Reinforcement Learning [32.11086992218369]
  ChipSeek-R1は、大規模な言語モデルのための階層的な報酬駆動強化学習フレームワークである。 関数的正当性とPPA最適化の両方のRTLコードを生成する。 RTLLMのベンチマークでは、ChipSeek-R1はオリジナルの人間の書いたコードのPPAメトリクスを超える27のRTL設計を作成した。
  論文  参考訳（メタデータ） (2025-07-07T08:08:20Z)
• Prompt engineering and framework: implementation to increase code reliability based guideline for LLMs [0.0]
  生成されたコードスニペットの品質と正確性を改善するために,プロンプトテンプレートを導入する。 提案手法はPass@kメートル法においてゼロショット法やチェーン・オブ・ソート法(CoT)法よりも優れていることを示す。
  論文  参考訳（メタデータ） (2025-03-19T18:33:08Z)
• Quantizing Large Language Models for Code Generation: A Differentiated Replication [51.85505914274633]
  大規模言語モデル(LLM)は、コード生成において印象的な能力を示しており、特に自然言語で記述された要求を自動的に実装する。 LLMはメモリ(そして結果として炭素)のフットプリントに重大な課題をもたらす。 LLM量子化の新しいフロンティアは4ビット精度であり、平均メモリフットプリントが70%減少する。
  論文  参考訳（メタデータ） (2025-03-10T09:26:08Z)
• Revisiting Zeroth-Order Optimization for Memory-Efficient LLM Fine-Tuning: A Benchmark [166.40879020706151]
  本稿では、微調整時のメモリコスト低減のためのソリューションとして、BPフリーゼロオーダー最適化(ZO)への移行を提案する。 従来のZO-SGD法とは異なり、我々の研究はより広い範囲のZO最適化手法に探索を広げる。 本研究は,タスクアライメントの重要性,前方勾配法の役割,アルゴリズムの複雑さと微調整性能のバランスについて,これまで見過ごされてきた最適化原理を明らかにした。
  論文  参考訳（メタデータ） (2024-02-18T14:08:48Z)
• Advanced Large Language Model (LLM)-Driven Verilog Development: Enhancing Power, Performance, and Area Optimization in Code Synthesis [8.262191390051143]
  本研究では,Advanced Language Modelsの電子ハードウェア設計への展開を調査する。 このニッチにおいてALMの生産性を評価し、増幅するための革新的なフレームワークを導入します。 本フレームワークは, 言語精度81.37%, プログラム合成における操作効率62.0%を達成する。
  論文  参考訳（メタデータ） (2023-12-02T04:14:23Z)
• LLM-Assisted Code Cleaning For Training Accurate Code Generators [53.087019724256606]
  コードの品質を調査した結果,より構造化され,読みやすくなれば,コード生成性能が向上することがわかった。 私たちは、これらの原則を使って既存のプログラムを変換する、新しいデータクリーニングパイプラインを構築します。 提案手法を2つのアルゴリズムコード生成ベンチマークで評価した結果,微調整のCodeLLaMa-7Bでは,元のデータセットの微調整に比べて最大30%性能が向上していることがわかった。
  論文  参考訳（メタデータ） (2023-11-25T02:45:50Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。