論文の概要: VeriOpt: PPA-Aware High-Quality Verilog Generation via Multi-Role LLMs
- arxiv url: http://arxiv.org/abs/2507.14776v1
- Date: Sun, 20 Jul 2025 00:28:55 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-07-22 20:51:32.046199
- Title: VeriOpt: PPA-Aware High-Quality Verilog Generation via Multi-Role LLMs
- Title（参考訳）: VeriOpt: マルチロールLCMによるPPA対応高品質ベリログ生成
- Authors: Kimia Tasnia, Alexander Garcia, Tasnuva Farheen, Sazadur Rahman,
- Abstract要約: VeriOptは、ロールベースのプロンプトとPPA対応最適化を利用して、高品質で合成可能なVerilogを生成する新しいフレームワークである。
私たちの研究は、正しさと品質の重大なギャップに対処することで、最先端のAI駆動型ハードウェア設計を前進させます。
- 参考スコア（独自算出の注目度）: 41.94295877935867
- License: http://creativecommons.org/licenses/by-nc-nd/4.0/
- Abstract: The rapid adoption of large language models(LLMs) in hardware design has primarily focused on generating functionally correct Verilog code, overlooking critical Power Performance-Area(PPA) metrics essential for industrial-grade designs. To bridge this gap, we propose VeriOpt, a novel framework that leverages role-based prompting and PPA-aware optimization to enable LLMs to produce high-quality, synthesizable Verilog. VeriOpt structures LLM interactions into specialized roles (e.g., Planner, Programmer, Reviewer, Evaluator) to emulate human design workflows, while integrating PPA constraints directly into the prompting pipeline. By combining multi-modal feedback (e.g., synthesis reports, timing diagrams) with PPA aware prompting, VeriOpt achieves PPA-efficient code generation without sacrificing functional correctness. Experimental results demonstrate up to 88% reduction in power, 76% reduction in area and 73% improvement in timing closure compared to baseline LLM-generated RTL, validated using industry standard EDA tools. At the same time achieves 86% success rate in functionality evaluation. Our work advances the state-of-the-art AI-driven hardware design by addressing the critical gap between correctness and quality, paving the way for reliable LLM adoption in production workflows.
- Abstract（参考訳）: ハードウェア設計における大規模言語モデル(LLM)の急速な採用は、産業レベルの設計に不可欠なPPA(Power Performance-Area)メトリクスを見越して、機能的に正しいVerilogコードを生成することに重点を置いている。
このギャップを埋めるために、ロールベースのプロンプトとPPA対応最適化を活用して、LLMが高品質で合成可能なVerilogを作成できる新しいフレームワークであるVeriOptを提案する。
VeriOptは、PPA制約を直接プロンプトパイプラインに統合しながら、人間の設計ワークフローをエミュレートするために、LSMインタラクションを特別な役割(プランナー、プログラマ、レビュア、評価器など)に構成する。
VeriOptはマルチモーダルフィードバック(例えば、合成レポート、タイミング図)とPPA認識のプロンプトを組み合わせることで、機能的正しさを犠牲にすることなく、PPA効率の良いコード生成を実現している。
その結果, 業界標準のEDAツールを用いて検証した結果, 88%の消費電力削減, 76%の面積削減, 73%の時間閉鎖効果が得られた。
同時に、機能評価で86%の成功率を達成した。
私たちの研究は、正確性と品質の重大なギャップに対処し、運用ワークフローにおける信頼性の高いLLM採用の道を開くことで、最先端のAI駆動ハードウェア設計を前進させます。
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