論文の概要: RejSCore: Rejection Sampling Core for Multivariate-based Public key Cryptography

• arxiv url: http://arxiv.org/abs/2510.22661v1
• Date: Sun, 26 Oct 2025 12:53:15 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-10-28 19:54:32.547818
• Title: RejSCore: Rejection Sampling Core for Multivariate-based Public key Cryptography
• Title（参考訳）: RejSCore: 多変量公開鍵暗号用リジェクションサンプリングコア
• Authors: Malik Imran, Safiullah Khan, Zain Ul Abideen, Ciara Rafferty, Ayesha Khalid, Muhammad Rashid, Maire O'Neill,
• Abstract要約: RejSCoreは、量子後暗号におけるリジェクションサンプリングのためのハードウェアアクセラレータである。 このアーキテクチャは、AES-CTR-128ベースの擬似乱数生成器を含む。 Artix-7と65nm CMOSでは、RejSCoreは2042スライス、464,866$mu m2$で動作周波数は222MHzと565MHzである。
• 参考スコア（独自算出の注目度）: 1.9202505272187702
• License: http://creativecommons.org/licenses/by-nc-nd/4.0/
• Abstract: Post-quantum multivariate public key cryptography (MPKC) schemes resist quantum threats but require heavy operations, such as rejection sampling, which challenge resource-limited devices. Prior hardware designs have addressed various aspects of MPKC signature generation. However, rejection sampling remains largely unexplored in such contexts. This paper presents RejSCore, a lightweight hardware accelerator for rejection sampling in post-quantum cryptography. It specifically targets the QR-UOV scheme, which is a prominent candidate under the second-round of the National Institute of Standards and Technology (NIST) additional digital signature standardization process. The architecture includes an AES-CTR-128-based pseudorandom number generator. Moreover, a lightweight iterative method is employed in rejection sampling, offering reduced resource consumption and area overhead while slightly increasing latency. The performance of RejSCore is comprehensively evaluated on Artix-7 FPGAs and 65 nm CMOS technology using the Area-Delay Product (ADP) and Power-Delay Product (PDP). On Artix-7 and 65 nm CMOS, RejSCore achieves an area of 2042 slices and 464,866~$\mu m^2$, with operating frequencies of 222 MHz and 565 MHz, respectively. Using the QR-UOV parameters for security level I ($q = 127$, $v = 156$, $m = 54$, $l = 3$), the core completes its operation in 8525 clock cycles. The ADP and PDP evaluations confirm RejSCore's suitability for deployment in resource-constrained and security-critical environments.
• Abstract（参考訳）: ポスト量子多変量公開鍵暗号(MPKC)は、量子脅威に抵抗するが、リソース制限されたデバイスに挑戦する拒絶サンプリングのような重い操作を必要とする。 以前のハードウェア設計はMPKCシグネチャ生成の様々な側面に対処してきた。 しかし、そのような文脈では、拒絶サンプリングはほとんど探索されていない。 本稿では,量子後暗号におけるリジェクションサンプリングのための軽量ハードウェアアクセラレータRejSCoreを提案する。 QR-UOVスキームは、National Institute of Standards and Technology (NIST)追加のデジタル署名標準化プロセスの第2ラウンドの有力候補である。 このアーキテクチャは、AES-CTR-128ベースの擬似乱数生成器を含む。 さらに、リジェクションサンプリングには軽量な反復法が採用され、リソース消費と面積オーバーヘッドを低減し、レイテンシをわずかに増加させる。 ADP(Area-Delay Product)とPDP(Power-Delay Product)を用いてArtix-7 FPGAと65nm CMOS技術を用いて、RejSCoreの性能を総合的に評価する。 Artix-7と65nm CMOSでは、RejSCoreは2042のスライスと464,866~$\mu m^2$の動作周波数をそれぞれ222MHzと565MHzで達成している。 セキュリティレベルIのQR-UOVパラメータ(q = 127$, $v = 156$, $m = 54$, $l = 3$)を使用して、コアは8525クロックサイクルで動作を完了する。 ADPとPDPの評価は、RejSCoreがリソース制約やセキュリティクリティカルな環境でのデプロイメントに適していることを裏付けている。

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