論文の概要: A Constant-Time Hardware Architecture for the CSIDH Key-Exchange Protocol

• arxiv url: http://arxiv.org/abs/2508.11082v1
• Date: Thu, 14 Aug 2025 21:37:29 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-08-18 14:51:23.678154
• Title: A Constant-Time Hardware Architecture for the CSIDH Key-Exchange Protocol
• Title（参考訳）: CSIDH鍵交換プロトコルのための定時間ハードウェアアーキテクチャ
• Authors: Sina Bagheri, Masoud Kaveh, Francisco Hernando-Gallego, Diego Martín, Nuria Serrano,
• Abstract要約: 本稿では,FPGAおよびASICプラットフォーム上でのCSIDHの包括的ハードウェア研究について述べる。 CSIDH-512の定時設計では、鍵発生1回あたりのクロックサイクルは1.03時間108ドルである。 180nmプロセスでのASIC実装では、設計には1.065times108$クロックサイクルが必要であり、アシトールデ180MHzの周波数を実現し、キー生成遅延は591msである。
• 参考スコア（独自算出の注目度）: 0.6597195879147555
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: The commutative supersingular isogeny Diffie-Hellman (CSIDH) algorithm is a promising post-quantum key exchange protocol, notable for its exceptionally small key sizes, but hindered by computationally intensive key generation. Furthermore, practical implementations must operate in constant time to mitigate side-channel vulnerabilities, which presents an additional performance challenge. This paper presents, to our knowledge, the first comprehensive hardware study of CSIDH, establishing a performance baseline with a unified architecture on both field-programmable gate array (FPGA) and application-specific integrated circuit (ASIC) platforms. The architecture features a top-level finite state machine (FSM) that orchestrates a deeply pipelined arithmetic logic unit (ALU) to accelerate the underlying 512-bit finite field operations. The ALU employs a parallelized schoolbook multiplier, completing a 512$\times$512-bit multiplication in 22 clock cycles and enabling a full Montgomery modular multiplication in 87 cycles. The constant-time CSIDH-512 design requires $1.03\times10^{8}$ clock cycles per key generation. When implemented on a Xilinx Zynq UltraScale+ FPGA, the architecture achieves a 200 MHz clock frequency, corresponding to a 515 ms latency. For ASIC implementation in a 180nm process, the design requires $1.065\times10^{8}$ clock cycles and achieves a \textasciitilde 180 MHz frequency, resulting in a key generation latency of 591 ms. By providing the first public hardware performance metrics for CSIDH on both FPGA and ASIC platforms, this work delivers a crucial benchmark for future isogeny-based post-quantum cryptography (PQC) accelerators.
• Abstract（参考訳）: 可換な超特異なDiffie-Hellman(CSIDH)アルゴリズムは量子後鍵交換プロトコルであり、非常に小さな鍵サイズで有名だが、計算集約的な鍵生成によって妨げられている。 さらに、実用的な実装は、サイドチャネルの脆弱性を軽減するために一定の時間で動作しなければなりません。 本稿では,CSIDH のハードウェア研究として,FPGA とアプリケーション固有の集積回路 (ASIC) の両プラットフォームに統一アーキテクチャを組み込んだ性能ベースラインを確立することを目的とした。 このアーキテクチャは、基礎となる512ビット有限場演算を高速化するために、深くパイプライン化された算術論理ユニット(ALU)を編成するトップレベル有限状態機械(FSM)を備えている。 ALUは並列化されたスクールブック乗算器を採用し、22クロックサイクルで512$\times$512-bit乗算を完了し、87サイクルで完全なモンゴメリーモジュラ乗算を可能にする。 CSIDH-512の定時設計では、鍵生成毎に1.03\times10^{8}$クロックサイクルを必要とする。 Xilinx Zynq UltraScale+ FPGAに実装すると、アーキテクチャは515msの遅延に対応する200MHzのクロック周波数を達成する。 180nmプロセスにおけるASICの実装には、1.065\times10^{8}$クロックサイクルが必要で、180MHzの周波数を実現し、キー生成遅延は591msとなる。FPGAとASICプラットフォームの両方でCSIDHのための最初のハードウェアパフォーマンス指標を提供することにより、この研究は将来の等質ベースのポスト量子暗号(PQC)アクセラレーターにとって重要なベンチマークを提供する。

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