論文の概要: Taming the Tail: NoI Topology Synthesis for Mixed DL Workloads on Chiplet-Based Accelerators

• arxiv url: http://arxiv.org/abs/2510.24113v1
• Date: Tue, 28 Oct 2025 06:36:44 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-10-29 15:35:36.815326
• Title: Taming the Tail: NoI Topology Synthesis for Mixed DL Workloads on Chiplet-Based Accelerators
• Title（参考訳）: チップレット型加速器を用いた混合DLワークロードのためのNoIトポロジー合成
• Authors: Arnav Shukla, Harsh Sharma, Srikant Bharadwaj, Vinayak Abrol, Sujay Deb,
• Abstract要約: CPU/GPUと新興技術(HBM/DRAM)の異種チップレットベースシステムによるスケール向上 しかし、このパッケージ上のデアグリゲーションはNetwork-on-Interposer(NoI)に遅延をもたらす
• 参考スコア（独自算出の注目度）: 8.493759841403682
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Heterogeneous chiplet-based systems improve scaling by disag-gregating CPUs/GPUs and emerging technologies (HBM/DRAM).However this on-package disaggregation introduces a latency inNetwork-on-Interposer(NoI). We observe that in modern large-modelinference, parameters and activations routinely move backand forth from HBM/DRAM, injecting large, bursty flows into theinterposer. These memory-driven transfers inflate tail latency andviolate Service Level Agreements (SLAs) across k-ary n-cube base-line NoI topologies. To address this gap we introduce an InterferenceScore (IS) that quantifies worst-case slowdown under contention.We then formulate NoI synthesis as a multi-objective optimization(MOO) problem. We develop PARL (Partition-Aware ReinforcementLearner), a topology generator that balances throughput, latency,and power. PARL-generated topologies reduce contention at the memory cut, meet SLAs, and cut worst-case slowdown to 1.2 times while maintaining competitive mean throughput relative to link-rich meshes. Overall, this reframes NoI design for heterogeneouschiplet accelerators with workload-aware objectives.
• Abstract（参考訳）: 不均一チップレットベースのシステムは、CPU/GPUと新興技術(HBM/DRAM)を分離してスケールを改善する。 しかし、このパッケージ上のデアグリゲーションはNetwork-on-Interposer(NoI)に遅延をもたらす。 近年の大規模モデリングではパラメータやアクティベーションがHBM/DRAMから逆向きに動き、大きなバースト流をインターポーラに注入する。 これらのメモリ駆動転送は、k-ary n-cubeベースラインのNoIトポロジを越えて、テールレイテンシとSLA(Service Level Agreements)を増大させる。 このギャップに対処するために、競合下で最悪のケースのスローダウンを定量化するInterferenceScore (IS)を導入し、次に、多目的最適化(MOO)問題としてNoI合成を定式化する。 スループット,レイテンシ,電力のバランスをとるトポロジ生成器PARL(Partition-Aware ReinforcementLearner)を開発した。 PARLの生成したトポロジは、メモリカット時の競合を低減し、SLAを満たし、最悪のケースのスローダウンを1.2倍に削減し、リンクリッチメッシュに対する競合平均スループットを維持する。 全体として、これはワークロードを意識したヘテロジニアスチプルト加速器のためのNoI設計を再構成する。

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