論文の概要: iEEG Seizure Detection with a Sparse Hyperdimensional Computing Accelerator

• arxiv url: http://arxiv.org/abs/2511.05503v1
• Date: Fri, 10 Oct 2025 16:53:37 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-11-16 06:38:30.994159
• Title: iEEG Seizure Detection with a Sparse Hyperdimensional Computing Accelerator
• Title（参考訳）: スパース超次元計算加速器を用いたiEEGシーズール検出
• Authors: Stef Cuyckens, Ryan Antonio, Chao Fang, Marian Verhelst,
• Abstract要約: 頭蓋内脳波検査(iEEG)のためのインプラント可能な装置は、効率よく、正確で、リアルタイムに発作を検出する必要がある。 高密度超次元計算(HDC)はニューラルネットワークよりも効率的であることが証明されているが、それでも超低エネルギーアプリケーションにはかなりのスイッチング電力を消費する。 この研究は、圧縮アイテムメモリ(CompIM)を導入し、空間的バンドルを単純化する。
• 参考スコア（独自算出の注目度）: 3.6162191794619223
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: Implantable devices for reliable intracranial electroencephalography (iEEG) require efficient, accurate, and real-time detection of seizures. Dense hyperdimensional computing (HDC) proves to be efficient over neural networks; however, it still consumes considerable switching power for an ultra-low energy application. Sparse HDC, on the other hand, has the potential of further reducing the energy consumption, yet at the expense of having to support more complex operations and introducing an extra hyperparameter, the maximum hypervector density. To improve the energy and area efficiency of the sparse HDC operations, this work introduces the compressed item memory (CompIM) and simplifies the spatial bundling. We also analyze how a proper hyperparameter choice improves the detection delay compared to dense HDC. Ultimately, our optimizations achieve a 1.73x more energy- and 2.20x more area-efficient hardware design than the naive sparse implementation. We are also 7.50x more energy- and 3.24x more area-efficient than the dense HDC implementation. This work highlights the hardware advantages of sparse HDC, demonstrating its potential to enable smaller brain implants with a substantially extended battery life compared to the current state-of-the-art.
• Abstract（参考訳）: 頭蓋内脳波検査(iEEG)のためのインプラント可能な装置は、効率よく、正確で、リアルタイムに発作を検出する必要がある。 高密度超次元計算(HDC)はニューラルネットワークよりも効率的であることが証明されているが、それでも超低エネルギーアプリケーションにはかなりのスイッチング電力を消費する。 一方、スパースHDCはエネルギー消費をさらに減少させる可能性があるが、より複雑な操作をサポートし、最大ベクトル密度のハイパーパラメーターを余分に導入する必要が生じる。 スパースHDC動作のエネルギーと面積効率を向上させるため,圧縮アイテムメモリ(CompIM)を導入し,空間バンドルを簡略化する。 また、高密度HDCと比較して、適切なハイパーパラメータ選択が検出遅延を改善するかを分析する。 最終的に、我々の最適化は、単純なスパース実装よりも1.73倍エネルギー効率と2.20倍の面積効率のハードウェア設計を実現する。 また、高密度HDCよりもエネルギー効率が7.50倍、面積効率が3.24倍高い。 この研究は、スパースHDCのハードウェア上の利点を強調し、現在の最先端技術と比べてバッテリー寿命が大幅に長い小さな脳インプラントを可能にする可能性を示している。

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