論文の概要: Automating Hardware Design and Verification from Architectural Papers via a Neural-Symbolic Graph Framework

• arxiv url: http://arxiv.org/abs/2511.06067v1
• Date: Sat, 08 Nov 2025 16:36:55 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-11-11 21:18:44.73766
• Title: Automating Hardware Design and Verification from Architectural Papers via a Neural-Symbolic Graph Framework
• Title（参考訳）: ニューラル・シンボリックグラフフレームワークによるアーキテクチャ論文からのハードウェア設計と検証の自動化
• Authors: Haoyue Yang, Xuanle Zhao, Yujie Liu, Zhuojun Zou, Kailin Lyu, Changchun Zhou, Yao Zhu, Jie Hao,
• Abstract要約: ArchCraftは学術論文からのアーキテクチャ記述を、レジスタ・トランスファーレベル(RTL)検証を備えた合成可能なVerilogプロジェクトに変換するフレームワークである。 ArchCraftは、認証とデバッグを容易にするためにシンボルを介して切り離されたRTLとテストベンチコードを生成する。 我々はArchCraftをArch SynthBench上で体系的に評価し,提案手法の優位性を示す実験を行った。
• 参考スコア（独自算出の注目度）: 12.479447688005537
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The reproduction of hardware architectures from academic papers remains a significant challenge due to the lack of publicly available source code and the complexity of hardware description languages (HDLs). To this end, we propose \textbf{ArchCraft}, a Framework that converts abstract architectural descriptions from academic papers into synthesizable Verilog projects with register-transfer level (RTL) verification. ArchCraft introduces a structured workflow, which uses formal graphs to capture the Architectural Blueprint and symbols to define the Functional Specification, translating unstructured academic papers into verifiable, hardware-aware designs. The framework then generates RTL and testbench (TB) code decoupled via these symbols to facilitate verification and debugging, ultimately reporting the circuit's Power, Area, and Performance (PPA). Moreover, we propose the first benchmark, \textbf{ArchSynthBench}, for synthesizing hardware from architectural descriptions, with a complete set of evaluation indicators, 50 project-level circuits, and around 600 circuit blocks. We systematically assess ArchCraft on ArchSynthBench, where the experiment results demonstrate the superiority of our proposed method, surpassing direct generation methods and the VerilogCoder framework in both paper understanding and code completion. Furthermore, evaluation and physical implementation of the generated executable RTL code show that these implementations meet all timing constraints without violations, and their performance metrics are consistent with those reported in the original papers.
• Abstract（参考訳）: 学術論文からのハードウェアアーキテクチャの再現は、公開ソースコードの欠如とハードウェア記述言語(HDL)の複雑さのため、依然として大きな課題である。 この目的のために,学術論文からの抽象的アーキテクチャ記述を,レジスタ・トランスファー・レベル(RTL)検証による合成可能なVerilogプロジェクトに変換するフレームワークである「textbf{ArchCraft}」を提案する。 ArchCraftは構造化ワークフローを導入し、フォーマルなグラフを使用してアーキテクチャ図とシンボルをキャプチャして機能仕様を定義し、構造化されていない学術論文を検証可能なハードウェア対応の設計に変換する。 フレームワークはRTLとテストベンチ(TB)コードをこれらのシンボルを介して分離し、検証とデバッグを容易にし、最終的に回路の電力、面積、性能(PPA)を報告する。 さらに、アーキテクチャ記述からハードウェアを合成するための最初のベンチマークである \textbf{ArchSynthBench} を提案する。 我々はArchCraftをArchSynthBench上で体系的に評価し,提案手法の優位性を実証し,紙の理解とコード補完の両方において直接生成法とVerilogCoderフレームワークを超越した実験を行った。 さらに、生成された実行可能RTLコードの評価と物理的実装は、これらの実装が違反なしに全てのタイミング制約を満たすことを示し、それらの性能指標は、元の論文で報告されたものと一致している。

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