論文の概要: Automating Hardware Design and Verification from Architectural Papers via a Neural-Symbolic Graph Framework
- arxiv url: http://arxiv.org/abs/2511.06067v1
- Date: Sat, 08 Nov 2025 16:36:55 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-11-11 21:18:44.73766
- Title: Automating Hardware Design and Verification from Architectural Papers via a Neural-Symbolic Graph Framework
- Title（参考訳）: ニューラル・シンボリックグラフフレームワークによるアーキテクチャ論文からのハードウェア設計と検証の自動化
- Authors: Haoyue Yang, Xuanle Zhao, Yujie Liu, Zhuojun Zou, Kailin Lyu, Changchun Zhou, Yao Zhu, Jie Hao,
- Abstract要約: ArchCraftは学術論文からのアーキテクチャ記述を、レジスタ・トランスファーレベル(RTL)検証を備えた合成可能なVerilogプロジェクトに変換するフレームワークである。
ArchCraftは、認証とデバッグを容易にするためにシンボルを介して切り離されたRTLとテストベンチコードを生成する。
我々はArchCraftをArch SynthBench上で体系的に評価し,提案手法の優位性を示す実験を行った。
- 参考スコア（独自算出の注目度）: 12.479447688005537
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: The reproduction of hardware architectures from academic papers remains a significant challenge due to the lack of publicly available source code and the complexity of hardware description languages (HDLs). To this end, we propose \textbf{ArchCraft}, a Framework that converts abstract architectural descriptions from academic papers into synthesizable Verilog projects with register-transfer level (RTL) verification. ArchCraft introduces a structured workflow, which uses formal graphs to capture the Architectural Blueprint and symbols to define the Functional Specification, translating unstructured academic papers into verifiable, hardware-aware designs. The framework then generates RTL and testbench (TB) code decoupled via these symbols to facilitate verification and debugging, ultimately reporting the circuit's Power, Area, and Performance (PPA). Moreover, we propose the first benchmark, \textbf{ArchSynthBench}, for synthesizing hardware from architectural descriptions, with a complete set of evaluation indicators, 50 project-level circuits, and around 600 circuit blocks. We systematically assess ArchCraft on ArchSynthBench, where the experiment results demonstrate the superiority of our proposed method, surpassing direct generation methods and the VerilogCoder framework in both paper understanding and code completion. Furthermore, evaluation and physical implementation of the generated executable RTL code show that these implementations meet all timing constraints without violations, and their performance metrics are consistent with those reported in the original papers.
- Abstract（参考訳）: 学術論文からのハードウェアアーキテクチャの再現は、公開ソースコードの欠如とハードウェア記述言語(HDL)の複雑さのため、依然として大きな課題である。
この目的のために,学術論文からの抽象的アーキテクチャ記述を,レジスタ・トランスファー・レベル(RTL)検証による合成可能なVerilogプロジェクトに変換するフレームワークである「textbf{ArchCraft}」を提案する。
ArchCraftは構造化ワークフローを導入し、フォーマルなグラフを使用してアーキテクチャ図とシンボルをキャプチャして機能仕様を定義し、構造化されていない学術論文を検証可能なハードウェア対応の設計に変換する。
フレームワークはRTLとテストベンチ(TB)コードをこれらのシンボルを介して分離し、検証とデバッグを容易にし、最終的に回路の電力、面積、性能(PPA)を報告する。
さらに、アーキテクチャ記述からハードウェアを合成するための最初のベンチマークである \textbf{ArchSynthBench} を提案する。
我々はArchCraftをArchSynthBench上で体系的に評価し,提案手法の優位性を実証し,紙の理解とコード補完の両方において直接生成法とVerilogCoderフレームワークを超越した実験を行った。
さらに、生成された実行可能RTLコードの評価と物理的実装は、これらの実装が違反なしに全てのタイミング制約を満たすことを示し、それらの性能指標は、元の論文で報告されたものと一致している。
関連論文リスト
- NGDB-Zoo: Towards Efficient and Scalable Neural Graph Databases Training [55.35217340229661]
NGDB-Zooは,演算子レベルのトレーニングをセマンティック拡張と相乗化することでボトルネックを解消する統合フレームワークである。
NGDB-Zooは多種多様な論理パターンにまたがって高いGPU利用率を維持し, ハイブリッド型ニューロシンボリック推論における摩擦を著しく軽減することを示した。
論文 参考訳（メタデータ） (2026-02-25T05:46:42Z) - RooflineBench: A Benchmarking Framework for On-Device LLMs via Roofline Analysis [53.90240071275054]
SLM(Small Language Models)によるローカライズドインテリジェンスへの移行により、リソース制約のあるエッジハードウェア上での厳密なパフォーマンス評価の必要性が高まっている。
運用強度レンズ(OI)によるアーキテクチャプリミティブとハードウェア制約を統一する体系的フレームワークを提案する。
推論-ポテンシャル領域を定義することにより、同一ハードウェア基板上のLarge Language Models(LLM)の効率差を比較するための新しい指標として、相対推論ポテンシャルを導入する。
論文 参考訳（メタデータ） (2026-02-12T03:02:22Z) - ArchAgent: Scalable Legacy Software Architecture Recovery with LLMs [44.137226823695066]
ArchAgentはスケーラブルなエージェントベースのフレームワークで、静的解析、適応コードセグメンテーション、LLMによる合成を組み合わせている。
クロスリポジトリから、マルチビューでビジネスに整合したアーキテクチャを再構築する。
ArchAgentは、コンテキストプルーニングによるスケーラブルなダイアグラム生成を導入し、クロスリポジトリデータを統合して、ビジネスクリティカルなモジュールを識別する。
論文 参考訳（メタデータ） (2026-01-19T12:39:05Z) - Disco-RAG: Discourse-Aware Retrieval-Augmented Generation [81.53888908988756]
生成プロセスに談話信号を注入する談話認識フレームワークであるディスコRAGを提案する。
提案手法は,チャンク内談話木を構築し,局所階層を捕捉し,クロスパスコヒーレンスをモデル化するためのチャンク間修辞グラフを構築する。
質問応答と長期文書要約ベンチマークの実験から,提案手法の有効性が示された。
論文 参考訳（メタデータ） (2026-01-07T20:32:50Z) - Med-CRAFT: Automated Construction of Interpretable and Multi-Hop Video Workloads via Knowledge Graph Traversal [13.216513001286812]
textbfPipelineNameは、新しいニューロシンボリックデータエンジニアリングフレームワークである。
Med-CRAFTは生のビデオストリームから構造化されたビジュアルプリミティブを抽出し、動的時空間知識グラフにインスタンス化する。
このパイプラインをインスタンス化し、大規模な医療ビデオ推論ベンチマークであるM3-Med-Autoを生成します。
論文 参考訳（メタデータ） (2025-11-30T19:24:10Z) - VeriGRAG: Enhancing LLM-Based Verilog Code Generation with Structure-Aware Soft Prompts [4.227182480042518]
グラフニューラルネットワーク(GNN)を用いたVerilogコードから構造グラフ埋め込みを抽出する新しいフレームワークを提案する。
マルチモーダルレトリバーは、与えられた生成タスクに最も関係のあるグラフ埋め込みを選択する。
実験により、VeriGRAGはVerilogコード生成の正確性を大幅に改善することが示された。
論文 参考訳（メタデータ） (2025-09-27T10:23:36Z) - Enrich-on-Graph: Query-Graph Alignment for Complex Reasoning with LLM Enriching [61.824094419641575]
大言語モデル(LLM)は知識グラフ質問応答(KGQA)のような知識集約的なシナリオにおける幻覚と事実的誤りに苦しむ
これは、構造化知識グラフ(KG)と非構造化クエリのセマンティックギャップによるもので、その焦点や構造に固有の違いが原因である。
既存の手法は通常、バニラKGの資源集約的で非スケーリング可能な推論を用いるが、このギャップを見落としている。
我々は、LLMの事前知識を活用してKGを充実させる柔軟なフレームワークEnrich-on-Graph(EoG)を提案し、グラフとクエリ間のセマンティックギャップを埋める。
論文 参考訳（メタデータ） (2025-09-25T06:48:52Z) - ProtocolLLM: RTL Benchmark for SystemVerilog Generation of Communication Protocols [45.66401695351214]
本稿では,広く使用されているSystemVerilogプロトコルを対象とした最初のベンチマークスイートであるProtocolLLMを紹介する。
我々は,ほとんどのモデルがタイミング制約に従う通信プロトコルのSystemVerilogコードを生成するのに失敗したことを観察する。
論文 参考訳（メタデータ） (2025-06-09T17:10:47Z) - Paper2Code: Automating Code Generation from Scientific Papers in Machine Learning [70.04746094652653]
機械学習論文を機能コードリポジトリに変換するフレームワークであるPaperCoderを紹介した。
PaperCoderは3つの段階で動作する。計画、図によるシステムアーキテクチャの設計、ファイル依存の特定、構成ファイルの生成である。
次に、モデルベースおよび人的評価の両方に基づいて、機械学習論文からコード実装を生成するPaperCoderを評価する。
論文 参考訳（メタデータ） (2025-04-24T01:57:01Z) - VeriMind: Agentic LLM for Automated Verilog Generation with a Novel Evaluation Metric [4.590930025882158]
We propose VeriMind, a agentic LLM framework for Verilog code generation。
本稿では,従来のpass@k測度とARC(Average Refinement Cycles)を組み合わせた新しい評価手法を提案する。
様々なハードウェア設計タスクの実験結果によると、我々のアプローチはpass@kメトリックで最大8.3%、pass@ARCメトリックで最大8.1%向上した。
論文 参考訳（メタデータ） (2025-03-15T23:43:06Z) - Designing and Implementing a Generator Framework for a SIMD Abstraction Library [53.84310825081338]
SIMD抽象化ライブラリを生成するための新しいエンドツーエンドフレームワークであるTSLGenを提案する。
私たちのフレームワークは既存のライブラリに匹敵するもので、同じパフォーマンスを実現しています。
論文 参考訳（メタデータ） (2024-07-26T13:25:38Z) - Verilog-to-PyG -- A Framework for Graph Learning and Augmentation on RTL
Designs [15.67829950106923]
本稿では,RTL設計をグラフ表現基盤に変換する,革新的なオープンソースフレームワークを提案する。
Verilog-to-PyG(V2PYG)フレームワークは、オープンソースのElectronic Design Automation(EDA)ツールチェーンOpenROADと互換性がある。
本稿では, グラフベースのRTL設計データベースの構築のために, 機能的等価設計拡張を可能にする新しいRTLデータ拡張手法を提案する。
論文 参考訳（メタデータ） (2023-11-09T20:11:40Z)
関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。
指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。