論文の概要: Verilog-to-PyG -- A Framework for Graph Learning and Augmentation on RTL
Designs
- arxiv url: http://arxiv.org/abs/2311.05722v1
- Date: Thu, 9 Nov 2023 20:11:40 GMT
- ステータス: 処理完了
- システム内更新日: 2023-11-13 16:49:24.493714
- Title: Verilog-to-PyG -- A Framework for Graph Learning and Augmentation on RTL
Designs
- Title（参考訳）: Verilog-to-PyG - RTL設計におけるグラフ学習と拡張のためのフレームワーク
- Authors: Yingjie Li and Mingju Liu and Alan Mishchenko and Cunxi Yu
- Abstract要約: 本稿では,RTL設計をグラフ表現基盤に変換する,革新的なオープンソースフレームワークを提案する。
Verilog-to-PyG(V2PYG)フレームワークは、オープンソースのElectronic Design Automation(EDA)ツールチェーンOpenROADと互換性がある。
本稿では, グラフベースのRTL設計データベースの構築のために, 機能的等価設計拡張を可能にする新しいRTLデータ拡張手法を提案する。
- 参考スコア（独自算出の注目度）: 15.67829950106923
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: The complexity of modern hardware designs necessitates advanced methodologies
for optimizing and analyzing modern digital systems. In recent times, machine
learning (ML) methodologies have emerged as potent instruments for assessing
design quality-of-results at the Register-Transfer Level (RTL) or Boolean
level, aiming to expedite design exploration of advanced RTL configurations. In
this presentation, we introduce an innovative open-source framework that
translates RTL designs into graph representation foundations, which can be
seamlessly integrated with the PyTorch Geometric graph learning platform.
Furthermore, the Verilog-to-PyG (V2PYG) framework is compatible with the
open-source Electronic Design Automation (EDA) toolchain OpenROAD, facilitating
the collection of labeled datasets in an utterly open-source manner.
Additionally, we will present novel RTL data augmentation methods (incorporated
in our framework) that enable functional equivalent design augmentation for the
construction of an extensive graph-based RTL design database. Lastly, we will
showcase several using cases of V2PYG with detailed scripting examples. V2PYG
can be found at \url{https://yu-maryland.github.io/Verilog-to-PyG/}.
- Abstract（参考訳）: 現代のハードウェア設計の複雑さは、現代のデジタルシステムの最適化と分析のための高度な方法論を必要とする。
近年、機械学習(ML)手法は、登録-転送レベル(RTL)やブールレベルの設計品質を評価する強力な手段として登場し、高度なRTL構成の設計探索の迅速化を目指している。
本稿では、RTL設計をグラフ表現基盤に変換する革新的なオープンソースフレームワークを紹介し、PyTorch Geometric graph Learningプラットフォームとシームレスに統合することができる。
さらに、Verilog-to-PyG(V2PYG)フレームワークは、オープンソースのElectronic Design Automation(EDA)ツールチェーンであるOpenROADと互換性があり、ラベル付きデータセットの完全なオープンソースな収集を容易にする。
さらに,拡張グラフベースのRTL設計データベースを構築する上で,機能的に等価な設計拡張を可能にする新しいRTLデータ拡張手法(フレームワークに組み込んだ)を提案する。
最後に、詳細なスクリプティング例を含むV2PYGのユースケースをいくつか紹介する。
V2PYG は \url{https://yu-maryland.github.io/Verilog-to-PyG/} で見ることができる。
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