論文の概要: Medusa: Detecting and Removing Failures for Scalable Quantum Computing

• arxiv url: http://arxiv.org/abs/2511.16289v1
• Date: Thu, 20 Nov 2025 12:10:35 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-11-21 17:08:52.607466
• Title: Medusa: Detecting and Removing Failures for Scalable Quantum Computing
• Title（参考訳）: Medusa: スケーラブル量子コンピューティングの障害の検出と除去
• Authors: Karoliina Oksanen, Quan Hoang, Alexandru Paler,
• Abstract要約: 本稿では,回路故障率を下げる自動コンパイル手法であるMedusaを紹介する。 M Medusaはフラグを使用して、ハイウェイトエラーの欠如を予測する。 フラグ量子ビットの局所的なフォールトトレランスがわずかに向上すると、量子回路全体の故障率が低下する可能性があることを示す。
• 参考スコア（独自算出の注目度）: 42.381097217669016
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Quantum circuits will experience failures that lead to computational errors. We introduce Medusa, an automated compilation method for lowering a circuit's failure rate. Medusa uses flags to predict the absence of high-weight errors. Our method can numerically upper bound the failure rate of a circuit in the presence of flags, and fine tune the fault-tolerance of the flags in order to reach this bound. We assume the flags can have an increased fault-tolerance as a result of applying surface QECs to the gates interacting with them. We use circuit level depolarizing noise to evaluate the effectiveness of these flags in revealing the absence of the high-weight stabilizers. Medusa reduces the cost of quantum-error-correction (QEC) because the underlying circuit has a lower failure rate. We benchmark our approach using structured quantum circuits representative of ripple-carry adders. In particular, our flag scheme demonstrates that for adder-like circuits, the failure rate of large-scale implementations can be lowered to fit the failure rates of smaller-scale circuits. We show numerically that a slight improvement in the local fault-tolerance of the flag-qubits can lead to a reduction in the overall failure rate of the entire quantum circuit.
• Abstract（参考訳）: 量子回路は、計算エラーにつながる故障を経験する。 本稿では,回路故障率を下げる自動コンパイル手法であるMedusaを紹介する。 Medusaはフラグを使用して、重み付けエラーの欠如を予測する。 本手法は, フラグの有無で回路の故障率を数値的に上向きに調整し, フラグの耐故障性を微調整することで, この限界に達することができる。 ゲートに表面QECを適用することにより, 耐故障性の向上が期待できる。 重み付き安定化器の欠如を明らかにするために, 回路レベルの脱分極ノイズを用いてこれらのフラグの有効性を評価する。 Medusaは、回路の故障率が低いため、QEC(Quantum-error-correction)のコストを削減する。 我々は、リップルキャリー加算器を代表とする構造化量子回路を用いて、我々のアプローチをベンチマークする。 特に, フラグスキームでは, 加算器型回路では, 大規模実装の故障率を小さくし, 小型回路の故障率に適合することを示した。 フラッグ量子ビットの局所的なフォールトトレランスがわずかに向上すると、量子回路全体の故障率が低下する可能性があることを示す。

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