論文の概要: Architect in the Loop Agentic Hardware Design and Verification

• arxiv url: http://arxiv.org/abs/2512.00016v1
• Date: Sun, 19 Oct 2025 22:30:28 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-12-07 19:06:32.386934
• Title: Architect in the Loop Agentic Hardware Design and Verification
• Title（参考訳）: ループエージェントハードウェア設計と検証のアーキテクト
• Authors: Mubarek Mohammed,
• Abstract要約: 本稿では,本ループのエンジニアによるエージェント型自動プロセッサ設計と検証を提案する。 エージェントは設計をサブコンポーネントに分解し、HDLとcocotbテストを生成する。 このアプローチはスケーラブルで、システム・オン・チップ(system-on-chip)も試しました。
• 参考スコア（独自算出の注目度）: 4.061135251278187
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The ever increasing complexity of the hardware design process demands improved hardware design and verification methodologies. With the advent of generative AI various attempts have been made to automate parts of the design and verification process. Large language models (LLMs) as well as specialized models generate hdl and testbenches for small components, having a few leaf level components. However, there are only a few attempts to automate the entire processor design process. Hardware design demands hierarchical and modular design processes. We utilized this best practice systematically and effectively. We propose agentic automated processor design and verification with engineers in the loop. The agent with optional specification tries to break down the design into sub-components, generate HDL and cocotb tests, and verifies the components involving engineer guidance, especially during debugging and synthesis. We designed various digital systems using this approach. However, we selected two simple processors for demonstration purposes in this work. The first one is a LEGv8 like a simple processor verified, synthesized and programmed for the DE-10 Lite FPGA. The second one is a RISC-V like 32-bit processor designed and verified in similar manner and synthesized. However, it is not programmed into the DE-10 Lite. This process is accomplished usually using around a million inference tokens per processor, using a combination of reasoning (e.g gemini-pro) and non-reasoning models (eg. gpt-5-mini) based on the complexity of the task. This indicates that hardware design and verification experimentation can be done cost effectively without using any specialized hardware. The approach is scalable, we even attempted system-on-chip, which we want to experiment in our future work.
• Abstract（参考訳）: ハードウェア設計プロセスの複雑さが増すにつれ、ハードウェア設計と検証手法の改善が要求される。 生成AIの出現により、設計と検証プロセスの一部を自動化する様々な試みがなされた。 大型言語モデル(LLM)と特殊モデル(英語版)は、小さなコンポーネントに対してhdlとテストベンチを生成し、いくつかのリーフレベルコンポーネントを持つ。 しかし、プロセッサ設計プロセス全体を自動化しようとする試みはわずかである。 ハードウェア設計は階層的かつモジュラーな設計プロセスを必要とする。 私たちはこのベストプラクティスを系統的かつ効果的に活用した。 本稿では,本ループのエンジニアによるエージェント型自動プロセッサ設計と検証を提案する。 オプション仕様のエージェントは、設計をサブコンポーネントに分解し、HDLとcocotbテストを生成し、特にデバッグと合成において、エンジニアガイダンスを含むコンポーネントを検証する。 我々はこのアプローチを用いて様々なデジタルシステムを設計した。 しかし,本研究では,実証のために2つの単純なプロセッサを選択した。 1つ目は、DEC-10 Lite FPGA用に検証、合成、プログラムされた単純なプロセッサのようなLEGv8である。 2つ目はRISC-Vのような32ビットプロセッサで、同様の方法で設計され、検証され、合成される。 しかし、DE-10 Liteではプログラムされていない。 このプロセスは通常、タスクの複雑さに基づいた推論(gemini-proなど)と非推論モデル(gpt-5-miniなど)を組み合わせて、プロセッサ当たり約100万の推論トークンを使用する。 このことは、ハードウェア設計と検証実験を特別なハードウェアを使わずに効果的に行うことができることを示している。 このアプローチはスケーラブルで、システム・オン・チップ(system-on-chip)も試しました。

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