論文の概要: A Novel Mutation Based Method for Detecting FPGA Logic Synthesis Tool Bugs

• arxiv url: http://arxiv.org/abs/2508.15536v1
• Date: Thu, 21 Aug 2025 13:11:59 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-08-22 16:26:46.336874
• Title: A Novel Mutation Based Method for Detecting FPGA Logic Synthesis Tool Bugs
• Title（参考訳）: FPGA論理合成ツールバグ検出のための新しい突然変異法
• Authors: Yi Zhang, He Jiang, Xiaochen Li, Shikai Guo, Peiyu Zou, Zun Wang,
• Abstract要約: FPGA論理合成ツールの試験方法であるVERMEIを提案する。 VERMEIは前処理、等価突然変異、バグ識別の3つのモジュールで構成されている。 5ヶ月以内にVERMEIは15のバグをベンダーに報告した。
• 参考スコア（独自算出の注目度）: 7.8865444084780965
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: FPGA (Field-Programmable Gate Array) logic synthesis tools are key components in the EDA (Electronic Design Automation) toolchain. They convert hardware designs written in description languages such as Verilog into gate-level representations for FPGAs. However, defects in these tools may lead to unexpected behaviors and pose security risks. Therefore, it is crucial to harden these tools through testing. Although several methods have been proposed to automatically test FPGA logic synthesis tools, the challenge remains of insufficient semantic and logical complexity in test programs. In this paper, we propose VERMEI, a new method for testing FPGA logic synthesis tools. VERMEI consists of three modules: preprocessing, equivalent mutation, and bug identification. The preprocessing module identifies zombie logic (inactive code with no impact on the circuit output) in seed programs through simulation and coverage analysis. The equivalent mutation module generates equivalent variants of seed programs by pruning or inserting logic fragments in zombie areas. It uses Bayesian sampling to extract logic fragments from historical Verilog designs, making the generated variants have complex control flows and structures. The bug identification module, based on differential testing, compares the synthesized outputs of seed and variant programs to identify bugs. Experiments on Yosys, Vivado, and Quartus demonstrate that VERMEI outperforms the state-of-the-art methods. Within five months, VERMEI reported 15 bugs to vendors, 9 of which were confirmed as new.
• Abstract（参考訳）: FPGA(Field-Programmable Gate Array)論理合成ツールは、EDA(Electronic Design Automation)ツールチェーンの重要なコンポーネントである。 彼らはVerilogのような記述言語で書かれたハードウェア設計をFPGAのゲートレベル表現に変換する。 しかし、これらのツールの欠陥は予期せぬ振る舞いを引き起こし、セキュリティリスクを引き起こす可能性がある。 そのため、これらのツールをテストによって強化することが不可欠である。 FPGA論理合成ツールの自動テストにはいくつかの方法が提案されているが、テストプログラムでは意味論と論理的複雑さが不足している。 本稿では,FPGA論理合成ツールの試験方法であるVERMEIを提案する。 VERMEIは前処理、等価突然変異、バグ識別の3つのモジュールで構成されている。 前処理モジュールは、シミュレーションとカバレッジ分析を通じて、シードプログラムのゾンビロジック(回路出力に影響を与えない非アクティブコード)を識別する。 等価突然変異モジュールは、ゾンビ領域で論理断片を切断または挿入することにより、シードプログラムの等価な変種を生成する。 ベイジアンサンプリングを用いて、歴史的なVerilogの設計から論理的断片を抽出し、生成された変種は複雑な制御フローと構造を持つ。 差分テストに基づくバグ識別モジュールは、シードプログラムと変種プログラムの合成出力を比較してバグを特定する。 Yosys、Vivado、Quartusの実験は、VERMEIが最先端の手法よりも優れていることを示した。 5ヶ月以内にVERMEIは15のバグをベンダーに報告した。

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