論文の概要: SafeCiM: Investigating Resilience of Hybrid Floating-Point Compute-in-Memory Deep Learning Accelerators

• arxiv url: http://arxiv.org/abs/2512.00059v1
• Date: Sun, 23 Nov 2025 01:06:01 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-12-02 19:46:34.026467
• Title: SafeCiM: Investigating Resilience of Hybrid Floating-Point Compute-in-Memory Deep Learning Accelerators
• Title（参考訳）: SafeCiM:ハイブリッド浮動小数点Deep Learning Acceleratorのレジリエンスの調査
• Authors: Swastik Bhattacharya, Sanjay Das, Anand Menon, Shamik Kundu, Arnab Raha, Kanad Basu,
• Abstract要約: 本稿では,FP-CiMのハードウェア欠陥に対する脆弱性について検討し,ミッションクリティカルな設定において信頼性に大きな懸念を呈する。 本稿では, 耐故障性設計であるSafeCiMを提案する。
• 参考スコア（独自算出の注目度）: 2.5725493704343063
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: Deep Neural Networks (DNNs) continue to grow in complexity with Large Language Models (LLMs) incorporating vast numbers of parameters. Handling these parameters efficiently in traditional accelerators is limited by data-transmission bottlenecks, motivating Compute-in-Memory (CiM) architectures that integrate computation within or near memory to reduce data movement. Recent work has explored CiM designs using Floating-Point (FP) and Integer (INT) operations. FP computations typically deliver higher output quality due to their wider dynamic range and precision, benefiting precision-sensitive Generative AI applications. These include models such as LLMs, thus driving advancements in FP-CiM accelerators. However, the vulnerability of FP-CiM to hardware faults remains underexplored, posing a major reliability concern in mission-critical settings. To address this gap, we systematically analyze hardware fault effects in FP-CiM by introducing bit-flip faults at key computational stages, including digital multipliers, CiM memory cells, and digital adder trees. Experiments with Convolutional Neural Networks (CNNs) such as AlexNet and state-of-the-art LLMs including LLaMA-3.2-1B and Qwen-0.3B-Base reveal how faults at each stage affect inference accuracy. Notably, a single adder fault can reduce LLM accuracy to 0%. Based on these insights, we propose a fault-resilient design, SafeCiM, that mitigates fault impact far better than a naive FP-CiM with a pre-alignment stage. For example, with 4096 MAC units, SafeCiM reduces accuracy degradation by up to 49x for a single adder fault compared to the baseline FP-CiM architecture.
• Abstract（参考訳）: Deep Neural Networks(DNN)は、膨大な数のパラメータを組み込んだLarge Language Models(LLM)とともに、複雑さを増し続けている。 これらのパラメータを従来のアクセラレーターで効率的に処理することは、データ転送ボトルネックによって制限され、データ移動を減らすためにメモリ内または周辺で計算を統合するCompute-in-Memory(CiM)アーキテクチャを動機付ける。 最近の研究はFloating-Point (FP) と Integer (INT) を用いてCiMの設計を調査している。 FP計算は通常、より広いダイナミックレンジと精度のために高い出力品質を提供し、精度に敏感な生成AIアプリケーションに恩恵を与える。 LLMのようなモデルが含まれており、FP-CiM加速器の進歩を加速している。 しかし、ハードウェアの欠陥に対するFP-CiMの脆弱性は未調査のままであり、ミッションクリティカルな設定において大きな信頼性上の懸念を呈している。 このギャップに対処するために、我々は、デジタル乗算器、CiMメモリセル、デジタル加算木を含む重要な計算段階でビットフリップ故障を導入することにより、FP-CiMのハードウェア故障効果を系統的に解析する。 AlexNetやLLaMA-3.2-1BやQwen-0.3B-Baseといった最先端のLLMなどの畳み込みニューラルネットワーク(CNN)による実験は、各ステージの故障が推論精度にどのように影響するかを明らかにしている。 特に、単一加算器故障はLDMの精度を0%に低下させることができる。 これらの知見に基づき, 予備調整段階の単純FP-CiMよりも優れた耐故障性設計であるSafeCiMを提案する。 例えば、4096 MACユニットでは、SafeCiMはベースラインのFP-CiMアーキテクチャと比較して1つの加算器故障の精度を最大49倍に低下させる。

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