論文の概要: Mitigating Residual Exchange Coupling in Resonant Singlet-Triplet Qubits

• arxiv url: http://arxiv.org/abs/2512.04846v1
• Date: Thu, 04 Dec 2025 14:29:52 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-12-05 21:11:46.2188
• Title: Mitigating Residual Exchange Coupling in Resonant Singlet-Triplet Qubits
• Title（参考訳）: 共鳴シングルトリップレット量子における残差交換結合の緩和
• Authors: Jiheng Duan, Fernando Torres-Leal, John M. Nichol,
• Abstract要約: 本稿では,残差交換結合による単一ビットと2ビットの制御誤差を軽減する手法を提案する。 2つの共振ストリップレットキュービット間の単一スピン結合器を用いることで、クロストーク誤差を桁違いに低減できることを示す。
• 参考スコア（独自算出の注目度）: 41.99844472131922
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: We propose methods to mitigate single- and two-qubit control errors due to residual exchange coupling in systems of exchange-coupled resonant singlet-triplet qubits. Commensurate driving, where the pulse length is an integer multiple of the drive period, can mitigate errors from residual intra-qubit exchange, including effects from counter rotating terms and off-axis rotations, as well as leakage errors during two-qubit operations. Residual inter-qubit exchange creates crosstalk errors that reduce single-qubit control fidelities. We show that using a single-spin coupler between two resonant singlet-triplet qubits can reduce this crosstalk error by an order of magnitude. Assuming perfect coupler state preparation and realistic charge and hyperfine noise, we predict that coupler-assisted two-qubit gate errors can be below $3\times10^{-3}$ for gate times as short as $66~\text{ns}$, even in the presence of residual exchange levels exceeding several hundred kHz. Our results suggest the potential of utilizing coupler-based architectures for large scale fault-tolerant spin qubit processors based on resonant singlet-triplet qubits.
• Abstract（参考訳）: 本稿では, 交換結合型共振共振器付きシングルトリップレットキュービット系における残差交換結合による単一ビットと2ビットの制御誤差を軽減する手法を提案する。 パルス長が駆動周期の整数倍であるCommensurate drivingは、反回転項とオフ軸回転の影響や、2量子演算中の漏れ誤差を含む残量子交換からの誤差を軽減することができる。 残留量子間交換は、単一量子制御の忠実度を低減するクロストークエラーを生成する。 2つの共振ストリップレットキュービット間の単一スピン結合器を用いることで、クロストーク誤差を桁違いに低減できることを示す。 完全カプラ状態の準備と現実的な電荷と超微細ノイズを仮定すると、数百kHzを超える残差交換レベルがあっても、カプラアシストされた2ビットゲート誤差は、ゲートタイムが6〜\text{ns}$で$$$3\times10^{-3}以下になると予測する。 この結果から, 共振シングルトリップキュービットに基づく大規模耐故障性スピンキュービットプロセッサにおけるカプラアーキテクチャの利用の可能性が示唆された。

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