論文の概要: Hardware Software Optimizations for Fast Model Recovery on Reconfigurable Architectures

• arxiv url: http://arxiv.org/abs/2512.06113v1
• Date: Fri, 05 Dec 2025 19:38:34 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-12-09 22:03:54.197599
• Title: Hardware Software Optimizations for Fast Model Recovery on Reconfigurable Architectures
• Title（参考訳）: 再構成可能なアーキテクチャ上での高速モデル回復のためのハードウェアソフトウェア最適化
• Authors: Bin Xu, Ayan Banerjee, Sandeep Gupta,
• Abstract要約: 本稿では,FPGAを高速化したMRフレームワークであるMERINDAについて述べる。 一般的なMRワークロードでは、MERINDAはFPGAベースのLCCベースラインよりも6.3倍少ないサイクルを提供する。
• 参考スコア（独自算出の注目度）: 4.058950730052848
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Model Recovery (MR) is a core primitive for physical AI and real-time digital twins, but GPUs often execute MR inefficiently due to iterative dependencies, kernel-launch overheads, underutilized memory bandwidth, and high data-movement latency. We present MERINDA, an FPGA-accelerated MR framework that restructures computation as a streaming dataflow pipeline. MERINDA exploits on-chip locality through BRAM tiling, fixed-point kernels, and the concurrent use of LUT fabric and carry-chain adders to expose fine-grained spatial parallelism while minimizing off-chip traffic. This hardware-aware formulation removes synchronization bottlenecks and sustains high throughput across the iterative updates in MR. On representative MR workloads, MERINDA delivers up to 6.3x fewer cycles than an FPGA-based LTC baseline, enabling real-time performance for time-critical physical systems.
• Abstract（参考訳）: モデルリカバリ(MR)は、物理AIとリアルタイムデジタルツインのコアプリミティブである。しかしGPUは、反復的依存関係、カーネル起動オーバーヘッド、未使用メモリ帯域幅、高データ移動遅延のために、MRを非効率に実行することが多い。 本稿では,FPGAを高速化したMRフレームワークであるMERINDAについて述べる。 MERINDAは、BRAMタイリング、固定ポイントカーネル、LUTファブリックとキャリーチェイン加算器の同時使用によるオンチップの局所性を利用して、オフチップトラフィックを最小化しながら、きめ細かい空間並列性を露呈する。 このハードウェア対応の定式化は、同期ボトルネックを排除し、MRの反復的な更新をまたいだ高いスループットを維持する。典型的なMRワークロードでは、MERINDAはFPGAベースのLCCベースラインよりも6.3倍少ないサイクルを提供し、時間クリティカルな物理システムのリアルタイムパフォーマンスを実現する。

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