論文の概要: MINIMALIST: switched-capacitor circuits for efficient in-memory computation of gated recurrent units

• arxiv url: http://arxiv.org/abs/2505.08599v1
• Date: Tue, 13 May 2025 14:13:41 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-05-14 20:57:54.601977
• Title: MINIMALIST: switched-capacitor circuits for efficient in-memory computation of gated recurrent units
• Title（参考訳）: MINIMALIST:ゲートリカレントユニットの効率的なインメモリ計算のためのスイッチトキャパシタ回路
• Authors: Sebastian Billaudelle, Laura Kriener, Filippo Moro, Tristan Torchet, Melika Payvand,
• Abstract要約: リカレントニューラルネットワーク(RNN)は、時間的シーケンスデータの処理における長年の候補である。 トレーニングパラダイムの最近の進歩は、今では新しい世代の効率的なRNNに影響を与えている。 最小ゲートリカレントユニット(GRU)に基づく合理化およびハードウェア互換アーキテクチャを提案する。
• 参考スコア（独自算出の注目度）: 0.4941855521192951
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Recurrent neural networks (RNNs) have been a long-standing candidate for processing of temporal sequence data, especially in memory-constrained systems that one may find in embedded edge computing environments. Recent advances in training paradigms have now inspired new generations of efficient RNNs. We introduce a streamlined and hardware-compatible architecture based on minimal gated recurrent units (GRUs), and an accompanying efficient mixed-signal hardware implementation of the model. The proposed design leverages switched-capacitor circuits not only for in-memory computation (IMC), but also for the gated state updates. The mixed-signal cores rely solely on commodity circuits consisting of metal capacitors, transmission gates, and a clocked comparator, thus greatly facilitating scaling and transfer to other technology nodes. We benchmark the performance of our architecture on time series data, introducing all constraints required for a direct mapping to the hardware system. The direct compatibility is verified in mixed-signal simulations, reproducing data recorded from the software-only network model.
• Abstract（参考訳）: リカレントニューラルネットワーク(RNN)は、特に組み込みエッジコンピューティング環境で見られるメモリ制限されたシステムにおいて、時間的シーケンスデータの処理において長年の候補となっている。 トレーニングパラダイムの最近の進歩は、今では新しい世代の効率的なRNNに影響を与えている。 本稿では,最小ゲートリカレントユニット(GRU)をベースとした合理化およびハードウェア互換アーキテクチャと,それに伴う高効率な混合信号ハードウェア実装を提案する。 提案設計では、インメモリ計算(IMC)だけでなく、ゲート状態更新にもスイッチトキャパシタ回路を利用する。 混合信号コアは、金属コンデンサ、トランスミッションゲート、クロックコンパレータからなるコモディティ回路のみに依存しており、他の技術ノードへのスケーリングと転送を非常に容易にしている。 我々は、時系列データに基づいてアーキテクチャの性能をベンチマークし、ハードウェアシステムへの直接マッピングに必要な制約をすべて導入する。 直接互換性は混合信号シミュレーションで検証され、ソフトウェアのみのネットワークモデルから記録されたデータを再生する。

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