論文の概要: EvolVE: Evolutionary Search for LLM-based Verilog Generation and Optimization

• arxiv url: http://arxiv.org/abs/2601.18067v1
• Date: Mon, 26 Jan 2026 01:53:54 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-01-27 15:23:08.612185
• Title: EvolVE: Evolutionary Search for LLM-based Verilog Generation and Optimization
• Title（参考訳）: EvolVE: LLMに基づくVerilog生成と最適化のための進化的探索
• Authors: Wei-Po Hsin, Ren-Hao Deng, Yao-Ting Hsieh, En-Ming Huang, Shih-Hao Hung,
• Abstract要約: 本稿では,チップ設計タスクにおける複数の進化戦略を解析する最初のフレームワークであるEvolVEを紹介する。 また,全国集積回路コンテストから派生した産業規模の問題を対象とするIC-RTLを導入する。
• 参考スコア（独自算出の注目度）: 0.2796197251957245
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Verilog's design cycle is inherently labor-intensive and necessitates extensive domain expertise. Although Large Language Models (LLMs) offer a promising pathway toward automation, their limited training data and intrinsic sequential reasoning fail to capture the strict formal logic and concurrency inherent in hardware systems. To overcome these barriers, we present EvolVE, the first framework to analyze multiple evolution strategies on chip design tasks, revealing that Monte Carlo Tree Search (MCTS) excels at maximizing functional correctness, while Idea-Guided Refinement (IGR) proves superior for optimization. We further leverage Structured Testbench Generation (STG) to accelerate the evolutionary process. To address the lack of complex optimization benchmarks, we introduce IC-RTL, targeting industry-scale problems derived from the National Integrated Circuit Contest. Evaluations establish EvolVE as the new state-of-the-art, achieving 98.1% on VerilogEval v2 and 92% on RTLLM v2. Furthermore, on the industry-scale IC-RTL suite, our framework surpasses reference implementations authored by contest participants, reducing the Power, Performance, Area (PPA) product by up to 66% in Huffman Coding and 17% in the geometric mean across all problems. The source code of the IC-RTL benchmark is available at https://github.com/weiber2002/ICRTL.
• Abstract（参考訳）: Verilogの設計サイクルは本質的に労働集約的であり、広範なドメインの専門知識を必要とする。 LLM(Large Language Models)は、自動化への有望な道筋を提供するが、その限られたトレーニングデータと本質的なシーケンシャル推論は、ハードウェアシステムに固有の厳密な形式論理と並行性を捉えることができない。 これらの障壁を克服するために、チップ設計タスクにおける複数の進化戦略を解析する最初のフレームワークであるEvolveを紹介し、モンテカルロ木探索(MCTS)が機能的正しさの最大化に優れており、Idean-Guided Refinement(IGR)は最適化に優れていることを示した。 我々はさらにStructured Testbench Generation (STG)を活用して進化過程を加速する。 複雑な最適化ベンチマークの欠如に対処するため,国家集積回路コンテストから派生した産業規模の問題を対象としたIC-RTLを導入する。 評価はEvolVEを新たな最先端技術として確立し、VerilogEval v2では98.1%、RTLLM v2では92%を達成している。 さらに,業界規模のIC-RTLスイートでは,コンペ参加者による参照実装を超越し,Huffman Codingでは最大66%,幾何学平均では17%,PPA(Power, Performance, Area)製品では最大66%の削減を実現した。 IC-RTLベンチマークのソースコードはhttps://github.com/weiber2002/ICRTLで公開されている。

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