論文の概要: Benchmarking End-To-End Performance of AI-Based Chip Placement Algorithms

• arxiv url: http://arxiv.org/abs/2407.15026v2
• Date: Fri, 06 Dec 2024 06:02:07 GMT
• ステータス: 翻訳完了
• システム内更新日: 2024-12-09 15:53:23.817454
• Title: Benchmarking End-To-End Performance of AI-Based Chip Placement Algorithms
• Title（参考訳）: AIに基づくチップ配置アルゴリズムのエンドツーエンド性能のベンチマーク
• Authors: Zhihai Wang, Zijie Geng, Zhaojie Tu, Jie Wang, Yuxi Qian, Zhexuan Xu, Ziyan Liu, Siyuan Xu, Zhentao Tang, Shixiong Kai, Mingxuan Yuan, Jianye Hao, Bin Li, Yongdong Zhang, Feng Wu,
• Abstract要約: ChiPBenchはAIベースのチップ配置アルゴリズムの有効性を評価するために設計されたベンチマークである。 評価のために、さまざまなドメイン(CPU、GPU、マイクロコントローラなど)から20の回路を集めました。 その結果, 単点アルゴリズムの中間距離が支配的であったとしても, 最終的なPPA結果は満足できないことがわかった。
• 参考スコア（独自算出の注目度）: 77.71341200638416
• License:
• Abstract: The increasing complexity of modern very-large-scale integration (VLSI) design highlights the significance of Electronic Design Automation (EDA) technologies. Chip placement is a critical step in the EDA workflow, which positions chip modules on the canvas with the goal of optimizing performance, power, and area (PPA) metrics of final chip designs. Recent advances have demonstrated the great potential of AI-based algorithms in enhancing chip placement. However, due to the lengthy workflow of chip design, the evaluations of these algorithms often focus on intermediate surrogate metrics, which are easy to compute but frequently reveal a substantial misalignment with the end-to-end performance (i.e., the final design PPA). To address this challenge, we introduce ChiPBench, which can effectively facilitate research in chip placement within the AI community. ChiPBench is a comprehensive benchmark specifically designed to evaluate the effectiveness of existing AI-based chip placement algorithms in improving final design PPA metrics. Specifically, we have gathered 20 circuits from various domains (e.g., CPU, GPU, and microcontrollers). These designs are compiled by executing the workflow from the verilog source code, which preserves necessary physical implementation kits, enabling evaluations for the placement algorithms on their impacts on the final design PPA. We executed six state-of-the-art AI-based chip placement algorithms on these designs and plugged the results of each single-point algorithm into the physical implementation workflow to obtain the final PPA results. Experimental results show that even if intermediate metric of a single-point algorithm is dominant, while the final PPA results are unsatisfactory. We believe that our benchmark will serve as an effective evaluation framework to bridge the gap between academia and industry.
• Abstract（参考訳）: 現代の超大規模統合(VLSI)設計の複雑さは、電子設計自動化(EDA)技術の重要性を強調している。 チップ配置は、最終的なチップ設計のパフォーマンス、パワー、面積(PPA)メトリクスを最適化することを目的として、チップモジュールをキャンバス上に配置するEDAワークフローにおける重要なステップである。 最近の進歩は、チップ配置を強化するAIベースのアルゴリズムの大きな可能性を実証している。 しかし、チップ設計のワークフローが長いため、これらのアルゴリズムの評価は中間サロゲートのメトリクスに重点を置いており、計算が容易であるが、エンド・ツー・エンドのパフォーマンス(すなわち最終設計のPPA)とはかなりのミスアライメントを示すことが多い。 この課題に対処するために、AIコミュニティ内のチップ配置の研究を効果的に促進するChiPBenchを紹介します。 ChiPBenchは、AIベースのチップ配置アルゴリズムによる最終的な設計PPAメトリクスの改善の有効性を評価するために設計された、包括的なベンチマークである。 具体的には、さまざまなドメイン(例えば、CPU、GPU、マイクロコントローラ)から20の回路を集めました。 これらの設計は、必要な物理実装キットを保持するVerilogソースコードからワークフローを実行し、最終的な設計PPAへの影響に対する配置アルゴリズムの評価を可能にすることでコンパイルされる。 我々は、これらの設計に対して6つの最先端AIベースのチップ配置アルゴリズムを実行し、各シングルポイントアルゴリズムの結果を物理実装ワークフローにプラグインし、最終的なPPA結果を得た。 実験の結果, 単点アルゴリズムの中間距離が支配的であったとしても, 最終的なPPAの結果は満足できないことがわかった。 当社のベンチマークは、学術と産業のギャップを埋めるための効果的な評価フレームワークとして機能すると考えています。

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