論文の概要: A biased-erasure cavity qubit with hardware-efficient quantum error detection
- arxiv url: http://arxiv.org/abs/2601.21616v1
- Date: Thu, 29 Jan 2026 12:19:59 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-01-30 16:22:49.79934
- Title: A biased-erasure cavity qubit with hardware-efficient quantum error detection
- Title（参考訳）: ハードウェア効率の量子誤り検出を用いた偏光共振器量子ビット
- Authors: Jiasheng Mai, Qiyu Liu, Xiaowei Deng, Yanyan Cai, Zhongchu Ni, Libo Zhang, Ling Hu, Pan Zheng, Song Liu, Yuan Xu, Dapeng Yu,
- Abstract要約: 消去量子ビットは、その緩和しきい値要求のために量子誤差の補正に有用である。
単一マイクロ波キャビティの真空および2光子フォック状態に符号化されたハードウェア効率の偏光量子ビットを実現する。
- 参考スコア（独自算出の注目度）: 19.031335768368475
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Erasure qubits are beneficial for quantum error correction due to their relaxed threshold requirements. While dual-rail erasure qubits have been demonstrated with a strong error hierarchy in circuit quantum electrodynamics, biased-erasure qubits -- where erasures originate predominantly from one logical basis state -- offer further advantages. Here, we realize a hardware-efficient biased-erasure qubit encoded in the vacuum and two-photon Fock states of a single microwave cavity. The qubit exhibits an erasure bias ratio of over 265. By using a transmon ancilla for logical measurements and mid-circuit erasure detections, we achieve logical state assignment errors below 1% and convert over 99.3% leakage errors into detected erasures. After postselection against erasures, we achieve effective logical relaxation and dephasing rates of $(6.2~\mathrm{ms})^{-1}$ and $(3.1~\mathrm{ms})^{-1}$, respectively, which exceed the erasure error rate by factors of 31 and 15, establishing a strong error hierarchy within the logical subspace. These postselected error rates indicate a coherence gain of about 6.0 beyond the break-even point set by the best physical qubit encoded in the two lowest Fock states in the cavity. Moreover, randomized benchmarking with interleaved erasure detections reveals a residual logical gate error of 0.29%. This work establishes a compact and hardware-efficient platform for biased-erasure qubits, promising concatenations into outer-level stabilizer codes toward fault-tolerant quantum computation.
- Abstract（参考訳）: 消去量子ビットは、その緩和しきい値要求のために量子誤差の補正に有用である。
二重レール消去量子ビットは、回路量子力学において強いエラー階層で実証されているが、偏りのある消去量子ビットは、主に1つの論理基底状態から生じる。
ここでは, 単一マイクロ波キャビティの真空および2光子フォック状態に符号化された, ハードウェア効率の良いバイアス消去量子ビットを実現する。
クビットは消去バイアス比が265以上である。
論理的な測定と中間回路の消去検出にトランスモンアンシラを用いることで、論理状態割り当てエラーを1%以下に達成し、99.3%以上のリークエラーを検出された消去に変換する。
消去に対するポストセレクションの後、有効論理緩和率(6.2~\mathrm{ms})^{-1}$と$(3.1~\mathrm{ms})^{-1}$は、それぞれ31と15の係数で消去誤差率を超える。
これらのポストセレクトされたエラーレートは、空洞内の2つの最も低いフォック状態に符号化された最良の物理量子ビットによって設定された破れ点より約6.0のコヒーレンスゲインを示す。
さらに、インターリーブド消去検出によるランダム化ベンチマークでは、残差論理ゲート誤差が0.29%であることが判明した。
この研究は、バイアス消去量子ビットのためのコンパクトでハードウェア効率の良いプラットフォームを確立し、フォールトトレラント量子計算に対する外層安定化器符号への結合を約束する。
関連論文リスト
- Converting qubit relaxation into erasures with a single fluxonium [14.396916509257132]
主に消去エラーを経験するビットは、フォールトトレラントな操作に対して明確な利点をもたらす。
ゼロフラックスで動作する単一フラッソニウムの消去変換を実現し,その論理状態を0-2サブ空間に符号化する。
非消去結果の選択後、論理寿命は193ドルから869ドルへと4倍以上に増加する。
論文 参考訳（メタデータ） (2026-01-16T08:39:04Z) - Leveraging erasure errors in logical qubits with metastable $^{171}$Yb atoms [4.3374029437939114]
量子誤り訂正符号と論理量子ビット回路をメタスタブルな171$Yb量子ビットで示す。
核スピン量子ビットのコヒーレント輸送における劣化誤差を強く抑制できることを示す。
我々は,中間回路消去測定に基づく復号中に誤り訂正を行い,$[4,2,2]$符号の論理量子ビット符号化を実演する。
論文 参考訳（メタデータ） (2025-06-16T17:29:05Z) - Bias-preserving and error-detectable entangling operations in a superconducting dual-rail system [7.203444190956276]
超伝導マイクロ波キャビティに基づくデュアルレール消去量子ビットのための新しい2量子ゲートの設計と実現を行う。
ゲートは高速(シム$500 ns)で、エラー検出後0.1%未満の残差が生じる。
制御量子ビットの少なくとも3倍の頻度で発生する低および非対称な劣化誤差を測るとともに、1ゲートあたり$sim$0.5%の低消去率を測定する。
論文 参考訳（メタデータ） (2025-03-13T22:49:43Z) - Fast Flux-Activated Leakage Reduction for Superconducting Quantum
Circuits [84.60542868688235]
量子ビット実装のマルチレベル構造から生じる計算部分空間から漏れること。
パラメトリックフラックス変調を用いた超伝導量子ビットの資源効率向上のためのユニバーサルリーク低減ユニットを提案する。
繰り返し重み付け安定化器測定におけるリーク低減ユニットの使用により,検出されたエラーの総数を,スケーラブルな方法で削減できることを実証した。
論文 参考訳（メタデータ） (2023-09-13T16:21:32Z) - Demonstrating a long-coherence dual-rail erasure qubit using tunable transmons [59.63080344946083]
共振結合された一対のトランスモンからなる「デュアルレール量子ビット」が高コヒーレントな消去量子ビットを形成することを示す。
我々は、チェック毎に0.1%$ dephasingエラーを導入しながら、消去エラーの中間回路検出を実演する。
この研究は、ハードウェア効率の量子誤り訂正のための魅力的なビルディングブロックとして、トランスモンベースのデュアルレールキュービットを確立する。
論文 参考訳（メタデータ） (2023-07-17T18:00:01Z) - Suppressing quantum errors by scaling a surface code logical qubit [147.2624260358795]
複数のコードサイズにわたる論理量子ビット性能のスケーリングの測定について報告する。
超伝導量子ビット系は、量子ビット数の増加による追加誤差を克服するのに十分な性能を有する。
量子誤り訂正は量子ビット数が増加するにつれて性能が向上し始める。
論文 参考訳（メタデータ） (2022-07-13T18:00:02Z) - Erasure conversion for fault-tolerant quantum computing in alkaline
earth Rydberg atom arrays [3.575043595126111]
本稿では,物理誤差を消去に変換する171ドルYb中性原子量子ビットに対して,量子ビット符号化とゲートプロトコルを提案する。
エラーの98%を消去に変換できると見積もっている。
論文 参考訳（メタデータ） (2022-01-10T18:56:31Z) - Fault-tolerant parity readout on a shuttling-based trapped-ion quantum
computer [64.47265213752996]
耐故障性ウェイト4パリティチェック測定方式を実験的に実証した。
フラグ条件パリティ測定の単発忠実度は93.2(2)%である。
このスキームは、安定化器量子誤り訂正プロトコルの幅広いクラスにおいて必須な構成要素である。
論文 参考訳（メタデータ） (2021-07-13T20:08:04Z) - Exponential suppression of bit or phase flip errors with repetitive
error correction [56.362599585843085]
最先端の量子プラットフォームは通常、物理的エラーレートが10～3ドル近くである。
量子誤り訂正(QEC)は、多くの物理量子ビットに量子論理情報を分散することで、この分割を橋渡しすることを約束する。
超伝導量子ビットの2次元格子に埋め込まれた1次元繰り返し符号を実装し、ビットまたは位相フリップ誤差の指数的抑制を示す。
論文 参考訳（メタデータ） (2021-02-11T17:11:20Z) - Fault-Tolerant Operation of a Quantum Error-Correction Code [1.835073691235972]
量子誤り訂正は、脆弱な量子情報をより大きな量子系に符号化することによって保護する。
フォールトトレラント回路は論理量子ビットを操作しながらエラーの拡散を含む。
我々は,現在の量子システムにおいて,フォールトトレラント回路が高精度な論理プリミティブを実現することを示す。
論文 参考訳（メタデータ） (2020-09-24T04:31:38Z)
関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。
指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。