論文の概要: RulePlanner: All-in-One Reinforcement Learner for Unifying Design Rules in 3D Floorplanning

• arxiv url: http://arxiv.org/abs/2601.22476v1
• Date: Fri, 30 Jan 2026 02:41:48 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-02-02 18:28:15.172897
• Title: RulePlanner: All-in-One Reinforcement Learner for Unifying Design Rules in 3D Floorplanning
• Title（参考訳）: RulePlanner: 3Dフロアプランニングにおける設計ルールの統合のためのオールインワン強化学習者
• Authors: Ruizhe Zhong, Xingbo Du, Junchi Yan,
• Abstract要約: フロアプランニングは集積回路における各モジュールの座標と形状を決定する。 現在のメソッドは、特定の設計ルールと限られた設計ルールのみを扱うことができる。 我々はこれらの課題に対処するために,オールインワンの深層強化学習に基づくアプローチを提案する。
• 参考スコア（独自算出の注目度）: 49.812879456944984
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Floorplanning determines the coordinate and shape of each module in Integrated Circuits. With the scaling of technology nodes, in floorplanning stage especially 3D scenarios with multiple stacked layers, it has become increasingly challenging to adhere to complex hardware design rules. Current methods are only capable of handling specific and limited design rules, while violations of other rules require manual and meticulous adjustment. This leads to labor-intensive and time-consuming post-processing for expert engineers. In this paper, we propose an all-in-one deep reinforcement learning-based approach to tackle these challenges, and design novel representations for real-world IC design rules that have not been addressed by previous approaches. Specifically, the processing of various hardware design rules is unified into a single framework with three key components: 1) novel matrix representations to model the design rules, 2) constraints on the action space to filter out invalid actions that cause rule violations, and 3) quantitative analysis of constraint satisfaction as reward signals. Experiments on public benchmarks demonstrate the effectiveness and validity of our approach. Furthermore, transferability is well demonstrated on unseen circuits. Our framework is extensible to accommodate new design rules, thus providing flexibility to address emerging challenges in future chip design. Code will be available at: https://github.com/Thinklab-SJTU/EDA-AI
• Abstract（参考訳）: フロアプランニングは集積回路における各モジュールの座標と形状を決定する。 技術ノードのスケーリング、特に複数の積み重ねた3Dシナリオのフロアプランニング段階では、複雑なハードウェア設計規則に従うことがますます困難になっている。 現在の手法では、特定の設計規則と限られた設計規則しか扱えないが、他の規則に違反する場合は、手動と巧妙な調整が必要である。 これは、専門家エンジニアにとって、労働集約的で時間を要する後処理につながります。 本稿では,これらの課題に対処するためのオールインワンの深層学習に基づくアプローチを提案する。 具体的には、様々なハードウェア設計規則の処理を3つの主要なコンポーネントを持つ単一のフレームワークに統合する。 1)設計規則をモデル化する新しい行列表現。 2 規則違反の原因となる無効行為を除去するための行動空間の制約及び 3)報酬信号としての制約満足度の定量的分析。 公開ベンチマーク実験は、我々のアプローチの有効性と妥当性を示す。 さらに、非可視回路上では転送性がよく示される。 我々のフレームワークは、新しい設計規則を満たすために拡張可能であり、将来のチップ設計における新たな課題に対処するための柔軟性を提供します。 コードは以下の通り。 https://github.com/Thinklab-SJTU/EDA-AI

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