論文の概要: System-Level Isolation for Mixed-Criticality RISC-V SoCs: A "World" Reality Check

• arxiv url: http://arxiv.org/abs/2602.05002v1
• Date: Wed, 04 Feb 2026 19:39:56 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-02-06 18:49:08.593933
• Title: System-Level Isolation for Mixed-Criticality RISC-V SoCs: A "World" Reality Check
• Title（参考訳）: 混合臨界RISC-V SoCのシステムレベル分離:「世界」現実チェック
• Authors: Luis Cunha, Jose Martins, Manuel Rodriguez, Tiago Gomes, Sandro Pinto, Uwe Moslehner, Kai Dieffenbach, Glenn Farrall, Kajetan Nuernberger, Thomas Roecker,
• Abstract要約: RISC-V International が提案するハードウェアアイソレーションプリミティブの比較分析を行った。 以上の結果から,ワールドベースのチェッカーは,設定に依存しないアクセス遅延を導入し,最悪の場合の遅延を低減できることがわかった。 すべての成果物をオープンソースとして公開し、RISC-V仕様の進化と批准に直接貢献することを期待しています。
• 参考スコア（独自算出の注目度）: 6.496971253444254
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: As RISC-V adoption accelerates, domains such as automotive, the Internet of Things (IoT), and industrial control are attracting growing attention. These domains are subject to stringent Size, Weight, Power, and Cost (SWaP-C) constraints, which have driven a shift toward heterogeneous Systems-on-Chip (SoCs) integrating general-purpose CPUs, tightly coupled accelerators, and diverse I/O devices with different integrity levels. While such integration improves cost efficiency and performance, it introduces a fundamental safety and security challenge: enforcing system-level isolation in mixed-criticality environments. Although RISC-V International has proposed several hardware isolation primitives, including RISC-V Worlds, IOPMP, and SmMTT, their interoperability, scalability, and suitability for real-time systems remain insufficiently understood. In this paper, we present a comparative analysis of these primitives from the perspective of practical heterogeneous SoC designs. We implement an IOPMP, a World-based checker, and a modified RISC-V World checker that addresses key limitations of the baseline specification, and evaluate their trade-offs in terms of security guarantees and power-performance-area (PPA). Our results show that the World-based checker introduces a fixed, configuration-independent access latency, achieving lower worst-case delay than the evaluated alternatives while scaling predictably with system size. At the macro level, we estimate that the proposed modifications reduce SoC area by up to approximately 5% compared to a baseline design. All artifacts will be released as open source, and we expect these findings to directly contribute to the evolution and ratification of RISC-V specifications, as well as to the design of future RISC-V SoCs.
• Abstract（参考訳）: RISC-Vの採用が加速するにつれ、自動車やIoT(Internet of Things)、産業制御といった領域が注目されている。 これらのドメインは厳密なサイズ、重量、電力、コスト(SWaP-C)の制約を受けており、汎用CPU、密結合されたアクセラレータ、さまざまな整合性レベルを持つ多様なI/Oデバイスを統合した異種システムオンチップ(SoC)へのシフトを引き起こしている。 このような統合によってコスト効率とパフォーマンスが向上する一方で、システムレベルの分離を混合臨界環境で実施するという、基本的な安全性とセキュリティの課題がもたらされる。 RISC-V InternationalはRISC-V Worlds、IOPMP、SmMTTなどいくつかのハードウェア分離プリミティブを提案しているが、その相互運用性、スケーラビリティ、リアルタイムシステムへの適合性はまだ十分に理解されていない。 本稿では, 実用異種SoC設計の観点から, これらのプリミティブの比較分析を行う。 We implement an IOPMP, a World-based checker, and an modified RISC-V World checker that address key limit of the baseline specification, and the trade-offs in terms of security guarantees and power- Performance-area (PPA)。 この結果から,ワールドベースのチェッカーでは,設定に依存しないアクセスレイテンシを導入し,システムサイズに予測可能なスケーリングを行いながら,評価対象よりも最悪ケースの遅延を低く抑えることができた。 マクロレベルでは,提案した修正により,ベースライン設計と比較して最大5%のSoC面積削減が期待できる。 すべてのアーティファクトはオープンソースとして公開され、これらの発見はRISC-V仕様の進化と批准、および将来のRISC-V SoCの設計に直接貢献することを期待します。

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