論文の概要: Mitigating the Memory Bottleneck with Machine Learning-Driven and Data-Aware Microarchitectural Techniques

• arxiv url: http://arxiv.org/abs/2603.07683v1
• Date: Sun, 08 Mar 2026 15:34:25 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-03-10 15:13:15.021455
• Title: Mitigating the Memory Bottleneck with Machine Learning-Driven and Data-Aware Microarchitectural Techniques
• Title（参考訳）: 機械学習とデータ認識によるマイクロアーキテクチャ技術によるメモリブートネックのマイグレーション
• Authors: Rahul Bera,
• Abstract要約: 論文によると、現代のプロセッサは実行中に大量のアプリケーションとシステムデータを観測している。 このようなデータに依存しない設計は、性能とエネルギー効率を向上する大きな機会を逃してしまうことを実証する。 本稿では,観察された実行行動からポリシーを学習し,アプリケーションデータのセマンティックな特徴を活用するメカニズムを提案する。
• 参考スコア（独自算出の注目度）: 0.5701997979067353
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Modern applications process massive data volumes that overwhelm the storage and retrieval capabilities of memory systems, making memory the primary performance and energy-efficiency bottleneck of computing systems. Although many microarchitectural techniques attempt to hide or tolerate long memory access latency, rapidly growing data footprints continue to outpace technology scaling, requiring more effective solutions. This dissertation shows that modern processors observe large amounts of application and system data during execution, yet many microarchitectural mechanisms make decisions largely independent of this information. Through four case studies, we demonstrate that such data-agnostic design leads to substantial missed opportunities for improving performance and energy efficiency. To address this limitation, this dissertation advocates shifting microarchitecture design from data-agnostic to data-informed. We propose mechanisms that (1) learn policies from observed execution behavior (data-driven design) and (2) exploit semantic characteristics of application data (data-aware design). We apply lightweight machine learning techniques and previously underexplored data characteristics across four processor components: a reinforcement learning-based hardware data prefetcher that learns memory access patterns online; a perceptron predictor that identifies memory requests likely to access off-chip memory; a reinforcement learning mechanism that coordinates data prefetching and off-chip prediction; and a mechanism that exploits repeatability in memory addresses and loaded values to eliminate predictable load instructions. Our extensive evaluation shows that the proposed techniques significantly improve performance and energy efficiency compared to prior state-of-the-art approaches.
• Abstract（参考訳）: 現代のアプリケーションは、メモリシステムのストレージと検索能力を圧倒する巨大なデータボリュームを処理し、メモリをコンピュータシステムの主要な性能とエネルギー効率のボトルネックにする。 多くのマイクロアーキテクチャ技術は、長いメモリアクセス遅延を隠蔽または許容しようとするが、急速に増大するデータフットプリントは、テクノロジのスケーリングを上回り続け、より効率的なソリューションを必要としている。 この論文は、現代のプロセッサが実行中に大量のアプリケーションやシステムデータを観測していることを示しているが、多くのマイクロアーキテクチャメカニズムがこの情報に大きく依存していることを示している。 4つのケーススタディを通じて、このようなデータに依存しない設計が、性能とエネルギー効率を改善するためのかなりの機会を逃すことを示した。 この制限に対処するため、この論文はマイクロアーキテクチャ設計をデータに依存しないものからデータインフォームドにシフトすることを提唱している。 本研究では,(1)観察された実行行動(データ駆動設計)からポリシーを学習し,(2)アプリケーションデータのセマンティック特性(データ認識設計)を活用するメカニズムを提案する。 我々は、軽量な機械学習技術と、以前探索された4つのプロセッサコンポーネントにまたがるデータ特性を適用している: メモリアクセスパターンをオンラインで学習する強化学習ベースのハードウェアデータプレファタ、オフチップメモリにアクセスしやすいメモリ要求を識別するパーセプトロン予測器、データプリフェッチとオフチップ予測を調整する強化学習機構、メモリアドレスの繰り返し可能性とロードされた値を利用して予測可能な負荷命令を除去するメカニズム。 提案手法は, 従来の最先端手法と比較して, 性能とエネルギー効率を著しく向上することを示す。

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