論文の概要: Data-Rate-Aware High-Speed CNN Inference on FPGAs

• arxiv url: http://arxiv.org/abs/2603.08726v1
• Date: Wed, 18 Feb 2026 08:46:38 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-03-15 16:38:22.499549
• Title: Data-Rate-Aware High-Speed CNN Inference on FPGAs
• Title（参考訳）: FPGA上のデータレート対応高速CNN推論
• Authors: Tobias Habermann, Martin Kumm,
• Abstract要約: FPGA上のCNNアクセラレータは、各レイヤの計算を対応するハードウェアユニットに直接マッピングすることで、低レイテンシと高スループットを実現する。 プーリングやストライド畳み込みといったレイヤは、入力に関して出力時のデータを削減し、以下のレイヤのデータレートに強く影響します。 本稿では,マルチピクセル処理のためのデータレート対応CNNアクセラレータアーキテクチャを提案する。
• 参考スコア（独自算出の注目度）: 0.8594140167290097
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Dataflow-based CNN accelerators on FPGAs achieve low latency and high throughput by mapping computations of each layer directly to corresponding hardware units. However, layers such as pooling and strided convolutions reduce the data at their output with respect to their input, strongly effecting the data rate of the following layers. This leads to underutilization in fully unrolled designs. While prior work introduced data-rate-aware layer-wise adaptation, determining the most efficient implementation remains challenging. This paper presents a data-rate-aware CNN accelerator architecture for multi-pixel processing. Building on existing analytical models, the proposed method performs design-space exploration to identify configurations that improve hardware utilization and resource efficiency while preserving continuous flow of data, keeping all hardware units busy. Experimental results show substantial reductions in arithmetic resources compared to previous designs, enabling efficient implementation of complex CNNs on a single FPGA across a wide range of data rates.
• Abstract（参考訳）: FPGA上のデータフローベースのCNNアクセラレータは、各レイヤの計算を対応するハードウェアユニットに直接マッピングすることで、低レイテンシと高スループットを実現する。 しかし、プーリングやストライド畳み込みのようなレイヤは、入力に関して出力時のデータを減少させ、以下のレイヤのデータレートに強く影響する。 このことは、完全にロールされていない設計において、未利用に繋がる。 以前の作業では、データレート対応の層適応が導入されたが、最も効率的な実装を決定することは依然として難しい。 本稿では,マルチピクセル処理のためのデータレート対応CNNアクセラレータアーキテクチャを提案する。 提案手法は,既存の解析モデルに基づいて設計空間探索を行い,データの連続的な流れを保ちながらハードウェア利用率と資源効率を向上させる構成を同定し,すべてのハードウェアユニットを忙しくする。 実験の結果,従来の設計に比べて演算資源が大幅に削減され,データレートの幅が広い単一FPGA上で複雑なCNNを効率的に実装できるようになった。

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