論文の概要: An FPGA Implementation of Displacement Vector Search for Intra Pattern Copy in JPEG XS

• arxiv url: http://arxiv.org/abs/2603.10671v1
• Date: Wed, 11 Mar 2026 11:37:50 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-03-12 16:22:32.917169
• Title: An FPGA Implementation of Displacement Vector Search for Intra Pattern Copy in JPEG XS
• Title（参考訳）: JPEG XSにおけるパターン内コピーのための変位ベクトル探索のFPGAによる実装
• Authors: Qiyue Chen, Yao Li, Jie Tao, Song Chen, Li Li, Dong Liu,
• Abstract要約: Intra Pattern Copy (IPC) は低レイテンシで低複雑さの符号化のために設計された画像圧縮規格である。 IPCはウェーブレット領域内補償予測を行い、画面内容の空間的冗長性を低減する。 IPCのキーモジュールは変位ベクトル(DV)探索であり、最適な予測基準オフセットを解くことを目的としている。 IPCの実用化を促進するために,DV検索モジュールのための効率的なパイプラインFPGAアーキテクチャ設計を提案する。
• 参考スコア（独自算出の注目度）: 11.398265638175447
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Recently, progress has been made on the Intra Pattern Copy (IPC) tool for JPEG XS, an image compression standard designed for low-latency and low-complexity coding. IPC performs wavelet-domain intra compensation predictions to reduce spatial redundancy in screen content. A key module of IPC is the displacement vector (DV) search, which aims to solve the optimal prediction reference offset. However, the DV search process is computationally intensive, posing challenges for practical hardware deployment. In this paper, we propose an efficient pipelined FPGA architecture design for the DV search module to promote the practical deployment of IPC. Optimized memory organization, which leverages the IPC computational characteristics and data inherent reuse patterns, is further introduced to enhance the performance. Experimental results show that our proposed architecture achieves a throughput of 38.3 Mpixels/s with a power consumption of 277 mW, demonstrating its feasibility for practical hardware implementation in IPC and other predictive coding tools, and providing a promising foundation for ASIC deployment.
• Abstract（参考訳）: 近年,JPEG XS用のIPC(Intra Pattern Copy)ツールの開発が進められている。 IPCはウェーブレット領域内補償予測を行い、画面内容の空間的冗長性を低減する。 IPCのキーモジュールは変位ベクトル(DV)探索であり、最適な予測基準オフセットを解くことを目的としている。 しかし、DV検索プロセスは計算集約的であり、実用的なハードウェア展開の課題を提起している。 本稿では,DV検索モジュールのための効率的なパイプラインFPGAアーキテクチャ設計を提案し,IPCの実践的展開を促進する。 さらに、IPC計算特性とデータ固有の再利用パターンを活用する最適化メモリ機構を導入し、性能を向上させる。 実験結果から,提案アーキテクチャは277mWの消費電力で38.3Mp/sのスループットを実現し,IPCや他の予測符号化ツールの実用的なハードウェア実装の実現可能性を示し,ASICデプロイメントのための有望な基盤を提供する。

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