論文の概要: Fast stabilizer state preparation via AI-optimized graph decimation

• arxiv url: http://arxiv.org/abs/2603.17743v1
• Date: Wed, 18 Mar 2026 14:10:21 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-03-19 18:32:57.736974
• Title: Fast stabilizer state preparation via AI-optimized graph decimation
• Title（参考訳）: AI最適化グラフデシメーションによる高速安定化状態生成
• Authors: Michael Doherty, Matteo Puviani, Jasmine Brewer, Gabriel Matos, David Amaro, Ben Criger, David T. Stephen,
• Abstract要約: 本稿では,2ビットゲート数と深さを削減した安定化器状態の生成法を提案する。 それぞれのステップでCliffordゲートを最適に選択するために、さまざまな検索およびAIベースのアプローチを探索する。 提案手法は,従来の手法と比較して,必要となる2量子ゲートを2.5倍まで削減できることを示す。
• 参考スコア（独自算出の注目度）: 0.058633603884542605
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: We propose a general method for preparing stabilizer states with reduced two-qubit gate count and depth compared to the state of the art. The method starts from a graph state representation of the stabilizer state and iteratively reduces the number of edges in the graph using two-qubit Clifford gates to produce a unitary preparation circuit. We explore various heuristic search and AI-based approaches to optimally choose Clifford gates at each step, the most sophisticated of which is a combination of reinforcement learning and Monte Carlo tree search that we call QuSynth. We apply our method to synthesize code states of various quantum error correcting codes including the 23-qubit Golay code and the 144-qubit gross code, the latter of which is significantly beyond the qubit number that is accessible to prior optimal circuit synthesis methods. We demonstrate that our techniques are capable of reducing the required two-qubit gates by up to a factor of 2.5 compared to previous approaches while retaining low circuit depth.
• Abstract（参考訳）: 本稿では,2ビットゲート数と深さを削減した安定化器状態を作成する方法を提案する。 この方法は安定化器状態のグラフ状態表現から始まり、2量子クリフォードゲートを用いてグラフ内のエッジ数を反復的に減少させ、ユニタリ準備回路を生成する。 さまざまなヒューリスティック検索とAIベースのアプローチを探索し、各ステップでクリフォードゲートを最適に選択し、最も洗練されたのは、強化学習とQuSynthと呼ばれるモンテカルロ木探索の組み合わせである。 本稿では,23-qubit Golay符号や144-qubit大域符号を含む様々な量子誤り訂正符号のコード状態の合成に適用する。 本手法は,回路深度を低く保ちながら,従来の手法に比べて2.5倍まで必要な2ビットゲートを削減できることを実証する。

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