論文の概要: Low Latency GNN Accelerator for Quantum Error Correction

• arxiv url: http://arxiv.org/abs/2603.22149v1
• Date: Mon, 23 Mar 2026 16:14:52 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-03-24 19:11:39.775836
• Title: Low Latency GNN Accelerator for Quantum Error Correction
• Title（参考訳）: 量子エラー補正のための低レイテンシGNN加速器
• Authors: Alessio Cicero, Luigi Altamura, Moritz Lange, Mats Granath, Pedro Trancoso,
• Abstract要約: ニューラルネットワークをベースとしたデコーダのFPGAアクセラレータを,より低い論理誤差率を達成する方法として提案する。 我々は、GNNベースのデコーダに異なるハードウェアを意識した最適化を適用することで、この目標を達成した。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: Quantum computers have the potential to solve certain complex problems in a much more efficient way than classical computers. Nevertheless, current quantum computer implementations are limited by high physical error rates. This issue is addressed by Quantum Error Correction (QEC) codes, which use multiple physical qubits to form a logical qubit to achieve a lower logical error rate, with the surface code being one of the most commonly used. The most time-critical step in this process is interpreting the measurements of the physical qubits to determine which errors have most likely occurred - a task called decoding. Consequently, the main challenge for QEC is to achieve error correction with high accuracy within the tight $1μs$ decoding time budget imposed by superconducting qubits. State-of-the-art QEC approaches trade accuracy for latency. In this work, we propose an FPGA accelerator for a Neural Network based decoder as a way to achieve a lower logical error rate than current methods within the tight time constraint, for code distance up to d=7. We achieved this goal by applying different hardware-aware optimizations to a high-accuracy GNN-based decoder. In addition, we propose several accelerator optimizations leading to the FPGA-based decoder achieving a latency smaller than $1μs$, with a lower error rate compared to the state-of-the-art.
• Abstract（参考訳）: 量子コンピュータは、古典的なコンピュータよりもはるかに効率的な方法で、ある種の複雑な問題を解く可能性がある。 しかしながら、現在の量子コンピュータの実装は高い物理誤差率で制限されている。 この問題はQuantum Error Correction (QEC) コードによって解決され、複数の物理量子ビットを用いて論理的量子ビットを形成し、より低い論理的誤り率を達成する。 このプロセスにおける最も時間的に重要なステップは、物理量子ビットの測定を解釈して、どのエラーが発生したかを決定することだ。 したがって、QECの主な課題は、超伝導量子ビットによって課される1μsのデコード時間予算の中で、高い精度でエラー補正を行うことである。 最先端のQECは、レイテンシの取引精度にアプローチする。 本研究では,ニューラルネットワークをベースとしたデコーダのFPGA加速器を提案する。これは,d=7までのコード距離に対して,タイトな時間制約内での現在の手法よりも低い論理誤差率を実現する方法である。 我々は、GNNベースのデコーダに異なるハードウェアを意識した最適化を適用することで、この目標を達成した。 さらに,FPGAをベースとしたデコーダが1μs以下のレイテンシを実現するためのアクセラレータ最適化も提案する。

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