論文の概要: Hardware-Level Governance of AI Compute: A Feasibility Taxonomy for Regulatory Compliance and Treaty Verification

• arxiv url: http://arxiv.org/abs/2604.04712v1
• Date: Mon, 06 Apr 2026 14:26:14 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-07 15:49:19.226757
• Title: Hardware-Level Governance of AI Compute: A Feasibility Taxonomy for Regulatory Compliance and Treaty Verification
• Title（参考訳）: AIコンピューティングのハードウェアレベルガバナンス:規制コンプライアンスと条約検証のための可能性分類
• Authors: Samar Ansari,
• Abstract要約: 本稿では、20のハードウェアレベルのガバナンス機構の分類法を提案することにより、AIガバナンスとコンピュータエンジニアリングのギャップを埋める。 各メカニズムについて、技術的記述、実現可能性評価、敵の脆弱性の識別を提供する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: The governance of frontier AI increasingly relies on controlling access to computational resources, yet the hardware-level mechanisms invoked by policy proposals remain largely unexamined from an engineering perspective. This paper bridges the gap between AI governance and computer engineering by proposing a taxonomy of 20 hardware-level governance mechanisms, organised by function (monitoring, verification, enforcement) and assessed for technical feasibility on a four-point scale from currently deployable to speculative. For each mechanism, we provide a technical description, a feasibility rating, and an identification of adversarial vulnerabilities. We map the taxonomy onto four governance scenarios: domestic regulation, bilateral agreements, multilateral treaty verification, and industry self-regulation. Our analysis reveals a structural mismatch: the mechanisms most needed for treaty verification, including on-chip compute metering, cryptographic proof-of-training, and hardware-embedded enforcement, are also the least mature. We assess principal threats to compute-based governance, including algorithmic efficiency gains, distributed training methods, and sovereignty concerns. We identify a temporal constraint: the window during which semiconductor manufacturing concentration makes hardware-level governance implementable is narrowing, while R&D timelines for critical mechanisms span years. We present an adversary-tiered threat analysis distinguishing commercial, non-state, and nation-state actors, arguing the appropriate security standard is tamper-evident assurance analogous to IAEA verification rather than absolute tamper-proofing. The taxonomy, feasibility classification, and mechanism-to-scenario mapping provide a technical foundation for policymakers and identify the R&D investments required before hardware-level governance can support verifiable international agreements.
• Abstract（参考訳）: フロンティアAIのガバナンスはますます計算資源へのアクセスを制御することに頼っているが、政策提案によって起動されるハードウェアレベルのメカニズムは、エンジニアリングの観点からはほとんど検討されていない。 本稿では,AIガバナンスとコンピュータ工学のギャップを,機能(監視,検証,実施)によって組織化され,現在展開可能な4段階から投機的までの技術的実現性を評価する20のハードウェアレベルのガバナンス機構を提案することによって埋める。 各メカニズムについて、技術的記述、実現可能性評価、敵の脆弱性の識別を提供する。 国内規制、二国間協定、多国間条約の検証、産業自己規制の4つのシナリオに分類をマッピングする。 オンチップ・コンピューティング・メータリング、暗号学習証明、ハードウェア組み込みの実施など、条約の検証に最も必要となるメカニズムも未熟である。 我々は,アルゴリズムによる効率向上,分散トレーニング手法,主権問題など,計算ベースのガバナンスに対する主要な脅威を評価する。 半導体製造集中がハードウェアレベルのガバナンスを実現するための窓口は狭まり、重要なメカニズムのR&Dタイムラインは年々狭まっています。 本稿では,商務,非国家,国家のアクターを区別する敵対的階層の脅威分析を行い,適切なセキュリティ基準は絶対的タンパ対策ではなくIAEA検証に類似したタンパ証拠であると主張した。 分類学、実現可能性分類、メカニズム・トゥ・シナリオマッピングは、政策立案者のための技術的基盤を提供し、ハードウェアレベルのガバナンスが検証可能な国際協定をサポートするのに必要とされる研究開発投資を特定する。

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