論文の概要: Self-Calibrating LLM-Based Analog Circuit Sizing with Interpretable Design Equations

• arxiv url: http://arxiv.org/abs/2604.07387v1
• Date: Wed, 08 Apr 2026 04:35:25 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-10 18:34:05.437427
• Title: Self-Calibrating LLM-Based Analog Circuit Sizing with Interpretable Design Equations
• Title（参考訳）: 解釈可能な設計方程式を用いた自己校正LDM型アナログ回路の小型化
• Authors: Antonio J. Bujana, Aydin I. Karsilayan,
• Abstract要約: アナログ回路サイズ化のための自己校正フレームワークを提案する。 大規模言語モデル(LLM)は、トポロジー固有の分析設計方程式を生回路ネットリストから直接導出する。 決定論的キャリブレーションループは、単一のトランジスタレベルのシミュレーションからプロセス依存パラメータを抽出する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: We present a self-calibrating framework for analog circuit sizing in which a large language model (LLM) derives topology-specific analytical design equations directly from a raw circuit netlist. Unlike existing AI-driven sizing methods where the model proposes parameter adjustments or reduces a search space, the LLM produces a complete Python sizing function tracing each device dimension to a specific performance constraint. A deterministic calibration loop extracts process-dependent parameters from a single transistor-level simulation, while a prediction-error feedback mechanism compensates for analytical inaccuracies. We validate the framework on six operational transconductance amplifier (OTA) topologies spanning three families at two process nodes (180 nm and 40 nm CMOS). All 12 topology-node combinations achieve all specifications, converging in 2-9 simulations for 11 of 12 cases, with one outlier requiring 16 simulations due to an extremely narrow feasible region. Despite large initial prediction errors, convergence depends on the measurement-feedback architecture, not prediction accuracy. This one-shot calibration automatically captures process-dependent variations, enabling cross-node portability without modification, retraining, or per-process characterization.
• Abstract（参考訳）: 本稿では,大規模言語モデル(LLM)が生回路ネットリストから直接位相特異的な解析設計方程式を導出する,アナログ回路サイズの自己校正フレームワークを提案する。 モデルがパラメータ調整や検索スペースの削減を提案する既存のAI駆動型サイズ法とは異なり、LLMは各デバイス次元を特定のパフォーマンス制約にトレースする完全なPythonサイズ関数を生成する。 決定論的キャリブレーションループは単一トランジスタレベルのシミュレーションからプロセス依存パラメータを抽出し、予測エラーフィードバック機構は解析的不正確さを補償する。 2つのプロセスノード(180nmおよび40nmCMOS)で3つのファミリーにまたがる6つのオペレーショナルトランスコンダクタンス増幅器(OTA)トポロジーの枠組みを検証する。 12のトポロジーとノードの組み合わせはすべてすべての仕様を達成し、12のケースのうち11のケースで2-9のシミュレーションに収束する。 初期予測誤差が大きいにもかかわらず、収束は予測精度ではなく測定フィードバックアーキテクチャに依存する。 このワンショットキャリブレーションは、自動的にプロセス依存のバリエーションをキャプチャし、変更、リトレーニング、プロセスごとのキャラクタリゼーションなしに、クロスノードポータビリティを実現する。

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