論文の概要: VeriGraphi: A Multi-Agent Framework of Hierarchical RTL Generation for Large Hardware Designs

• arxiv url: http://arxiv.org/abs/2604.14550v2
• Date: Sun, 19 Apr 2026 19:11:10 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-21 13:51:31.122764
• Title: VeriGraphi: A Multi-Agent Framework of Hierarchical RTL Generation for Large Hardware Designs
• Title（参考訳）: VeriGraphi: 大規模ハードウェア設計のための階層RTL生成のマルチエージェントフレームワーク
• Authors: Sazzadul Islam, Tasnim Tabassum, Hao Zheng,
• Abstract要約: 本稿では,RTL生成パイプラインを駆動するアーキテクチャ基板として,仕様記述型知識グラフを導入するフレームワークであるVeriGraphiを紹介する。 VeriGraphi は RISC-V に対する人間の介入を最小限に抑え, 信頼性の高い階層型 RTL 生成を可能にする。
• 参考スコア（独自算出の注目度）: 5.354071922171165
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: Generating synthesizable Verilog for large, hierarchical hardware designs remains a significant challenge for large language models (LLMs), which struggle to replicate the structured reasoning that human experts employ when translating complex specifications into RTL. When tasked with producing hierarchical Verilog, LLMs frequently lose context across modules, hallucinate interfaces, fabricate inter-module wiring, and fail to maintain structural coherence - failures that intensify as design complexity grows and specifications involve informal prose, figures, and tables that resist direct operationalization. To address these challenges, we present VeriGraphi, a framework that introduces a spec-anchored Knowledge Graph as the architectural substrate driving the RTL generation pipeline. VeriGraphi constructs a HDA, a structured knowledge graph that explicitly encodes module hierarchy, port-level interfaces, wiring semantics, and inter-module dependencies as first-class graph entities and relations. Built through iterative multi-agent analysis of the specification, this Knowledge Graph provides a deterministic, machine-checkable structural scaffold before code generation. Guided by the KG, a progressive coding module incrementally generates pseudo-code and synthesizable RTL while enforcing interface consistency and dependency correctness at each submodule stage. We evaluate VeriGraphi on a benchmark of three representative specification documents from the National Institute of Standards and Technology and their corresponding implementations, and we present a RV32I processor as a detailed case study to illustrate the full pipeline. The results demonstrate that VeriGraphi enables reliable hierarchical RTL generation with minimal human intervention for RISC-V, marking a significant milestone for LLM-generated hardware design while maintaining strong functional correctness.
• Abstract（参考訳）: 大規模で階層的なハードウェア設計のために合成可能なVerilogを生成することは、複雑な仕様をRTLに変換する際に人間の専門家が採用する構造的推論の再現に苦慮する大規模言語モデル(LLM)にとって、依然として重要な課題である。 階層的なVerilogを生成するタスクでは、モジュール間のコンテキスト、幻覚インターフェイス、モジュール間配線の作成、構造的コヒーレンス維持の失敗が頻繁に発生する。 これらの課題に対処するために,RTL生成パイプラインを駆動するアーキテクチャ基板として,仕様記述型知識グラフを導入するフレームワークであるVeriGraphiを紹介する。 VeriGraphiは、モジュール階層、ポートレベルのインターフェース、配線セマンティクス、モジュール間の依存関係を第一級グラフエンティティとリレーションとして明示的にエンコードする構造化知識グラフである。 この知識グラフは、コード生成の前に決定論的でマシンチェック可能な構造的な足場を提供する。 KGによってガイドされ、プログレッシブコーディングモジュールは、各サブモジュールステージでインターフェイスの一貫性と依存性の正しさを保ちながら、擬似コードと合成可能なRTLを漸進的に生成する。 我々は,国立標準技術研究所の3つの代表的な仕様文書とそれに対応する実装のベンチマークに基づいてVeriGraphiを評価し,完全なパイプラインを示すための詳細なケーススタディとしてRV32Iプロセッサを提案する。 その結果, VeriGraphi は RISC-V に対する人間の介入を最小限に抑え,信頼性の高い階層型 RTL 生成を可能にすることを示した。

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