論文の概要: Low-Stack HAETAE for Memory-Constrained Microcontrollers

• arxiv url: http://arxiv.org/abs/2604.15868v1
• Date: Fri, 17 Apr 2026 09:18:04 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-20 22:00:19.854109
• Title: Low-Stack HAETAE for Memory-Constrained Microcontrollers
• Title（参考訳）: メモリ制約マイクロコントローラ用低スタックHAETAE
• Authors: Gustavo Banegas, Kim Youngbeom, Seo Seog Chung, Vredendaal Christine Van,
• Abstract要約: 本稿では,モジュール格子署名スキームHAETAEの低スタック実装について述べる。 マイクロコントローラでは、ピークスタックの使用はしばしば制約に結びついており、HAETAEのハイパーボールベースのサンプリングは特別な課題を提起する。 本稿では,符号後パスパスを分離したRejection-awareパス分解法を提案する。 HAETAE-2, -3, -5スタックを鍵生成で75, 86, 8%, 署名生成で92, 95, 24%, 検証で85, 91, 22%削減する。
• 参考スコア（独自算出の注目度）: 0.1749935196721634
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: We present a low-stack implementation of the module-lattice signature scheme HAETAE, targeting microcontrollers with 8 kB-16 kB of available SRAM. On such devices, peak stack usage is often the binding constraint, and HAETAE's hyperball-based sampler, large transient polynomial vectors, and variable-length signature payloads (hint and high-bits arrays) pose a particular challenge. To address this we introduce (i) Rejection-aware pass decomposition, which isolates encoding to the post-acceptance path; (ii) Component-level early rejection, which short-circuits the response computation when a partial norm already exceeds the bound; and (iii) Reverse-order streaming entropy coding using range Asymmetric Numeral Systems (rANS), which eliminates full hint and high-bits staging buffers. Combined with streamed matrix generation, a two-pass hyperball sampler with streaming Gaussian backend, and row-streamed verification, these techniques bring Signing stack from 71 kB-141 kB in the reference implementation down to 5.8 kB-6.0 kB, key generation to 4.7 kB-5.7 kB, and verification to 4.7 kB-4.8 kB across all three security levels. Our pure C implementation covers all three security levels (HAETAE-2/3/5), whose optimization paths differ due to the public-key domain (d>0 vs. d=0) and rejection structure. We implement our optimization on a Nucleo-L4R5ZI and compare to the reference pqm4 (for HAETAE-2 and -3) and a recently published memory-optimized implementation (targeting HAETAE-5 only). We reduce HAETAE-2, -3, and -5 stack by respectively 75, 86 and 8 % for key generation, 92, 95 and 24 % for signature generation, and 85, 91 and 22 % for verification. Depending on the parameter set, this impacts performance by at most a factor 1.8 and 3.4 for key and signature generation respectively, while even offering a performance improvement up to 18 % for verification. Verification at all security levels fits within 8 kB of RAM (signature buffer + stack) and is 2.34-3.34x faster than ML-DSA m4fstack at each comparable security level. We additionally validate portability under RIOT-OS on ARM Cortex-M4 and RISC-V targets.
• Abstract（参考訳）: 本稿では8kB-16kBのマイクロコントローラをターゲットとしたモジュール格子署名方式HAETAEの低スタック実装を提案する。 このようなデバイスでは、ピークスタックの使用はしばしば結合制約であり、HAETAEのハイパーボールベースのサンプリング器、大きな過渡多項式ベクトル、および可変長シグネチャペイロード(ハイビット配列とハイビット配列)は特別な課題となる。 これに対応するために紹介する 一 拒絶を意識したパス分解であって、後受入経路へのエンコーディングを分離すること。 (ii)部分ノルムが既に境界を超えている場合に応答計算をショートサーキットする成分レベルの早期拒絶 三 レンジ非対称数値システム(rANS)を用いた逆順ストリーミングエントロピー符号化により、完全ヒントとハイビットステージングバッファを除去する。 ストリーム行列生成、ストリーミングガウシアンバックエンドを備えた2パスのハイパーボールサンプリング、および行ストリーム検証と組み合わせて、これらの技術は参照実装において71kB-141kBから5.8kB-6.0kBに、キー生成は4.7kB-5.7kBに、検証は3つのセキュリティレベルすべてで4.7kB-4.8kBに、署名スタックは71kB-141kBになった。 我々の純粋なC実装は、パブリックキードメイン(d>0 vs. d=0)と拒絶構造のために最適化パスが異なる3つのセキュリティレベル(HAETAE-2/3/5)をすべてカバーしています。 我々はNucleo-L4R5ZIに最適化を実装し、参照pqm4(HAETAE-2と-3)と最近発表されたメモリ最適化実装(HAETAE-5のみを対象として)を比較した。 HAETAE-2, -3, -5スタックを鍵生成で75, 86, 8%, 署名生成で92, 95, 24%, 検証で85, 91, 22%削減する。 パラメータセットによっては、それぞれキー生成とシグネチャ生成の少なくとも1.8と3.4のパフォーマンスに影響を与える。 すべてのセキュリティレベルの検証は、RAMの8kB (signature buffer + stack) の範囲に収まり、ML-DSA m4fstack よりも2.34-3.34倍高速である。 さらに、ARM Cortex-M4およびRISC-Vターゲット上でのRIOT-OSによるポータビリティを検証する。

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