論文の概要: Tessera: Secure, Near-Line-Rate Weight Streaming for UMA Edge Accelerators

• arxiv url: http://arxiv.org/abs/2604.23205v1
• Date: Sat, 25 Apr 2026 08:29:50 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-28 17:12:07.208446
• Title: Tessera: Secure, Near-Line-Rate Weight Streaming for UMA Edge Accelerators
• Title（参考訳）: Tessera: UMAエッジアクセラレータのためのセキュアでニアラインの軽量ストリーミング
• Authors: Animan Naskar,
• Abstract要約: Tesseraは、UMAエッジアクセラレータ上のインライン、キャッシュライン重み復号化のためのリファレンスアーキテクチャである。 設計は64バイトのAXIバーストをインターセプトし、AES-256-CTRキーストリームをDRAMフェッチと並列に計算する。 理論的メモリ帯域幅天井の98.4%をテセラが達成していることを示す。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Deploying proprietary Deep Neural Networks (DNNs) on commodity edge devices demands hardware-backed Digital Rights Management (DRM) capable of withstanding both software-level and physical adversaries. In Unified Memory Architecture (UMA) systems, the host CPU and Neural Processing Unit (NPU) share physical DRAM, leaving plaintext model weights directly readable by a compromised OS kernel. Existing defenses fail in this constrained setting: trusted execution environments monopolize scarce memory with permanently reserved regions, while full-memory encryption operates at page granularity. This forces the system to fetch massive 4 KB memory pages for sub-page tensor tiles, severely crippling bandwidth. We present Tessera, a reference architecture for inline, cache-line granularity weight decryption on UMA edge accelerators. The design intercepts 64-byte AXI bursts, computing AES-256-CTR keystreams in parallel with DRAM fetches. This streams plaintext directly into isolated NPU SRAM, creating a transient memory footprint confined to the active tile and eliminating the need for permanent memory carve-outs. Measurements across three distinct SoC platforms demonstrate that this parallelization hides cryptographic latency behind standard DRAM fetch times, a condition that holds even under worst-case timing variations. Consequently, Tessera is projected to achieve 98.4\% of the theoretical memory bandwidth ceiling (a mere 1.6\% overhead). Across standard vision and language models, page-level memory encryption suffers up to a 32x bandwidth penalty, whereas Tessera maintains an optimal 1x footprint for all layer geometries. Finally, Tessera neutralizes major UMA-specific attack vectors -- including physical DRAM extraction, rogue DMA, and compute hijacking -- and formally prevents plaintext leakage across sparse tensors.
• Abstract（参考訳）: コモディティエッジデバイスにプロプライエタリなDeep Neural Networks (DNN) をデプロイするには、ハードウェアが支援するDigital Rights Management (DRM) が必要である。 統一メモリアーキテクチャ(UMA)システムでは、ホストCPUとニューラルプロセッシングユニット(NPU)は物理DRAMを共有しており、平文モデルの重みはOSカーネルが直接読み取ることができる。 信頼された実行環境は不足したメモリを恒久的に予約されたリージョンで独占し、フルメモリの暗号化はページの粒度で動作する。 これによりシステムは、サブページテンソルタイル用の4KBの巨大なメモリページを取得し、帯域幅を著しく制限する。 本稿では,UMAエッジアクセラレータ上でのインライン,キャッシュラインの粒度重み復号化のための参照アーキテクチャであるTesseraを紹介する。 設計は64バイトのAXIバーストをインターセプトし、DRAMフェッチと並行してAES-256-CTRキーストリームを演算する。 これにより、平文を独立したNPU SRAMに直接ストリームし、アクティブタイルに制限された一時的なメモリフットプリントを生成し、永続的なメモリカルベアウトを不要にする。 3つの異なるSoCプラットフォームで測定した結果、この並列化は標準的なDRAMフェッチタイムの遅れを隠蔽することを示した。 その結果、テセラは理論記憶帯域幅天井の98.4 %(わずか1.6 %のオーバーヘッド)を達成するように予測される。 標準的なビジョンと言語モデル全体では、ページレベルのメモリ暗号化は32倍の帯域幅のペナルティに悩まされるが、Tesseraはすべての層で最適な1倍のフットプリントを維持している。 最後に、Tesseraは、物理的DRAM抽出、ローグDMA、計算ハイジャックを含む主要なUMA固有の攻撃ベクトルを中和し、スパーステンソル間の平文リークを正式に防止する。

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