論文の概要: A Multiplication-Free Spike-Time Learning Algorithm and its Efficient FPGA Implementation for On-Chip SNN Training

• arxiv url: http://arxiv.org/abs/2604.23218v1
• Date: Sat, 25 Apr 2026 09:00:41 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-28 17:12:07.213721
• Title: A Multiplication-Free Spike-Time Learning Algorithm and its Efficient FPGA Implementation for On-Chip SNN Training
• Title（参考訳）: マルチプリケーションフリースパイク時間学習アルゴリズムとそのオンチップSNNトレーニングのためのFPGA実装
• Authors: Maryam Mirsadeghi, Mojtaba Mirbagheri, Saeed Reza Kheradpisheh,
• Abstract要約: Spiking Neural Networks(SNN)は、生物学的にインスパイアされた低消費電力、イベント駆動インテリジェンスの基礎を提供する。 本稿では,FPGAの効率的な実現に特化して設計された,乗算不要なスパイク時間に基づく学習アルゴリズムを提案する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Spiking Neural Networks (SNNs) offer a biologically inspired foundation for low-power, event-driven intelligence, yet their direct on-chip supervised training remains a key hardware challenge. This paper presents a multiplication-free, spike-time-based learning algorithm specifically designed for efficient FPGA realization. The proposed approach eliminates floating-point arithmetic and explicit gradient storage, enabling a fully event-driven, digital training pipeline. Implemented on a Xilinx Artix-7 FPGA, the architecture achieves high operating speed and minimal resource usage while maintaining competitive accuracy. These results demonstrate that the learning algorithm effectively maps onto reconfigurable hardware, achieving both computational and energy efficiency. Software simulations further validate scalability, with 96.5\% and 84.8\% accuracy on MNIST and Fashion-MNIST. With its spike-driven and multiplier-free operation, the proposed framework delivers a practical and scalable hardware solution for real-time, on-chip SNN learning in edge environments.
• Abstract（参考訳）: Spiking Neural Networks(SNN)は、低消費電力でイベント駆動のインテリジェンスのための生物学的にインスパイアされた基盤を提供するが、その直接的なオンチップによる教師付きトレーニングは、依然として重要なハードウェア課題である。 本稿では,FPGAの効率的な実現に特化して設計された,乗算不要なスパイク時間に基づく学習アルゴリズムを提案する。 提案手法は浮動小数点演算と明示的な勾配記憶を排除し,完全なイベント駆動デジタルトレーニングパイプラインを実現する。 Xilinx Artix-7 FPGA上に実装されたこのアーキテクチャは、競争精度を維持しながら、高い動作速度とリソース使用量の最小化を実現する。 これらの結果から,学習アルゴリズムは再構成可能なハードウェアに効果的にマッピングし,計算効率とエネルギー効率の両立を図った。 ソフトウェアシミュレーションにより、MNISTとFashion-MNISTの96.5\%と84.8\%の精度でスケーラビリティが検証された。 スパイク駆動と乗算器なしの操作により、提案フレームワークはエッジ環境におけるリアルタイム・オンチップSNN学習のための実用的でスケーラブルなハードウェアソリューションを提供する。

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