論文の概要: Enhancing Dropout-based Bayesian Neural Networks with Multi-Exit on FPGA
- arxiv url: http://arxiv.org/abs/2406.14593v2
- Date: Mon, 24 Jun 2024 12:25:04 GMT
- ステータス: 処理完了
- システム内更新日: 2024-06-25 13:16:50.599705
- Title: Enhancing Dropout-based Bayesian Neural Networks with Multi-Exit on FPGA
- Title（参考訳）: FPGAにおけるマルチエグジットによるドロップアウト型ベイズニューラルネットワークの強化
- Authors: Hao Mark Chen, Liam Castelli, Martin Ferianc, Hongyu Zhou, Shuanglong Liu, Wayne Luk, Hongxiang Fan,
- Abstract要約: 本稿では,フィールドプログラマブルゲートアレイ(FPGA)ベースのアクセラレータを効率よく生成するアルゴリズムとハードウェアの共同設計フレームワークを提案する。
アルゴリズムレベルでは、計算とメモリのオーバーヘッドを低減した、新しいマルチエグジット・ドロップアウトベースのベイズNNを提案する。
ハードウェアレベルでは,提案する効率的なベイズNNのためのFPGAベースのアクセラレータを生成するための変換フレームワークを提案する。
- 参考スコア（独自算出の注目度）: 20.629635991749808
- License: http://creativecommons.org/licenses/by-nc-sa/4.0/
- Abstract: Reliable uncertainty estimation plays a crucial role in various safety-critical applications such as medical diagnosis and autonomous driving. In recent years, Bayesian neural networks (BayesNNs) have gained substantial research and industrial interests due to their capability to make accurate predictions with reliable uncertainty estimation. However, the algorithmic complexity and the resulting hardware performance of BayesNNs hinder their adoption in real-life applications. To bridge this gap, this paper proposes an algorithm and hardware co-design framework that can generate field-programmable gate array (FPGA)-based accelerators for efficient BayesNNs. At the algorithm level, we propose novel multi-exit dropout-based BayesNNs with reduced computational and memory overheads while achieving high accuracy and quality of uncertainty estimation. At the hardware level, this paper introduces a transformation framework that can generate FPGA-based accelerators for the proposed efficient multi-exit BayesNNs. Several optimization techniques such as the mix of spatial and temporal mappings are introduced to reduce resource consumption and improve the overall hardware performance. Comprehensive experiments demonstrate that our approach can achieve higher energy efficiency compared to CPU, GPU, and other state-of-the-art hardware implementations. To support the future development of this research, we have open-sourced our code at: https://github.com/os-hxfan/MCME_FPGA_Acc.git
- Abstract（参考訳）: 信頼性の高い不確実性推定は、医療診断や自律運転といった様々な安全クリティカルな応用において重要な役割を担っている。
近年、ベイズニューラルネットワーク (BayesNNs) は、信頼性の高い不確実性推定で正確な予測を行う能力により、かなりの研究と工業的関心を集めている。
しかし、アルゴリズムの複雑さと結果のベイズNNのハードウェア性能は、現実のアプリケーションでは採用を妨げている。
このギャップを埋めるために,フィールドプログラマブルゲートアレイ(FPGA)ベースのアクセラレータを効率よく生成するアルゴリズムとハードウェアの共同設計フレームワークを提案する。
アルゴリズムレベルでは,計算とメモリのオーバーヘッドを低減し,精度と不確実性評価の精度を実現した,新しいマルチエグジット・ドロップアウト型ベイズNNを提案する。
ハードウェアレベルでは,提案するマルチエグジットベイズNNに対してFPGAベースのアクセラレータを生成可能な変換フレームワークを提案する。
資源消費を低減し、ハードウェア全体の性能を向上させるため、空間マッピングと時間マッピングの混合など、いくつかの最適化手法が導入された。
包括的実験により、我々のアプローチはCPU、GPU、その他の最先端ハードウェア実装と比較して高いエネルギー効率を達成することができることを示した。
この研究の今後の展開をサポートするため、私たちはhttps://github.com/os-hxfan/MCME_FPGA_Acc.gitでコードをオープンソース化しました。
関連論文リスト
- AdaLog: Post-Training Quantization for Vision Transformers with Adaptive Logarithm Quantizer [54.713778961605115]
Vision Transformer (ViT) はコンピュータビジョンコミュニティにおいて最も普及しているバックボーンネットワークの1つである。
本稿では,AdaLog(Adaptive Logarithm AdaLog)量子化器を提案する。
論文 参考訳（メタデータ） (2024-07-17T18:38:48Z) - Hardware-Aware Neural Dropout Search for Reliable Uncertainty Prediction on FPGA [11.123116470454079]
この分野では、ドロップアウトベースのベイズニューラルネットワーク(BayesNN)が顕著であり、確実な不確実性推定を提供する。
既存のドロップアウトベースのベイズNNは、通常、異なる層にまたがる均一なドロップアウト設計を採用しており、亜最適性能をもたらす。
本稿では,ByesNNとFPGA上でのハードウェア実装の両方を自動最適化するニューラルドロップアウト検索フレームワークを提案する。
論文 参考訳（メタデータ） (2024-06-23T19:33:19Z) - On-Chip Hardware-Aware Quantization for Mixed Precision Neural Networks [52.97107229149988]
エッジデバイス上でハードウェア対応の混合精度量子化を行うOn-Chipハードウェア・アウェア量子化フレームワークを提案する。
このパイプラインは、量子化プロセスが量子化演算子の実際のハードウェア効率を知覚することを可能にする。
精度測定のために,マルチチップシナリオにおける演算子の精度への影響を効果的に推定するMask-Guided Quantization Estimation技術を提案する。
論文 参考訳（メタデータ） (2023-09-05T04:39:34Z) - When Monte-Carlo Dropout Meets Multi-Exit: Optimizing Bayesian Neural
Networks on FPGA [11.648544516949533]
本稿では,モンテカルロ・ドロップアウト(MCD)をベースとした新しいベイズNNを提案する。
我々の自動生成アクセラレーターは、CPU、GPU、その他の最先端ハードウェア実装よりも高いエネルギー効率を達成することを実証した。
論文 参考訳（メタデータ） (2023-08-13T21:42:31Z) - Exploiting FPGA Capabilities for Accelerated Biomedical Computing [0.0]
本研究では、フィールドプログラマブルゲートアレイ(FPGA)を用いたECG信号解析のための高度なニューラルネットワークアーキテクチャを提案する。
我々は、トレーニングと検証にMIT-BIH Arrhythmia Databaseを使用し、堅牢性を改善するためにガウスノイズを導入した。
この研究は最終的に、様々なアプリケーションのためのFPGA上でのニューラルネットワーク性能を最適化するためのガイドを提供する。
論文 参考訳（メタデータ） (2023-07-16T01:20:17Z) - Reconfigurable Distributed FPGA Cluster Design for Deep Learning
Accelerators [59.11160990637615]
エッジコンピューティングアプリケーション用に設計された低消費電力組み込みFPGAに基づく分散システムを提案する。
提案システムは,様々なニューラルネットワーク(NN)モデルを同時に実行し,パイプライン構造にグラフを配置し,NNグラフの最も計算集約的な層により大きなリソースを手動で割り当てる。
論文 参考訳（メタデータ） (2023-05-24T16:08:55Z) - End-to-end codesign of Hessian-aware quantized neural networks for FPGAs
and ASICs [49.358119307844035]
我々は、共設計ニューラルネットワーク(NN)のトレーニングと実装のためのエンドツーエンドワークフローを開発する。
これにより、ハードウェアにおける効率的なNN実装が、非専門家に、単一のオープンソースワークフローでアクセスできるようになる。
大型ハドロン衝突型加速器(LHC)の40MHz衝突速度で動作しなければならないトリガー決定を含む粒子物理学アプリケーションにおけるワークフローを実演する。
シミュレーションLHC陽子-陽子衝突における高速粒子ジェット用混合精度NNを実装した。
論文 参考訳（メタデータ） (2023-04-13T18:00:01Z) - FPGA-optimized Hardware acceleration for Spiking Neural Networks [69.49429223251178]
本研究は,画像認識タスクに適用したオフライントレーニングによるSNN用ハードウェアアクセラレータの開発について述べる。
この設計はXilinx Artix-7 FPGAをターゲットにしており、利用可能なハードウェアリソースの40%を合計で使用している。
分類時間を3桁に短縮し、ソフトウェアと比較すると精度にわずか4.5%の影響を与えている。
論文 参考訳（メタデータ） (2022-01-18T13:59:22Z) - High-Performance FPGA-based Accelerator for Bayesian Recurrent Neural
Networks [2.0631735969348064]
本稿では,ベイジアンLSTMベースのRNNを高速化するFPGAベースのハードウェア設計を提案する。
GPU実装と比較して、FPGAベースの設計では、最大106倍のエネルギー効率で10倍のスピードアップを実現できます。
論文 参考訳（メタデータ） (2021-06-04T14:30:39Z) - High-Performance FPGA-based Accelerator for Bayesian Neural Networks [5.86877988129171]
本研究は,モンテカルロ・ドロップアウトから推定されるBNNを高速化するFPGAベースのハードウェアアーキテクチャを提案する。
他の最先端のBNN加速器と比較して、提案された加速器は最大で4倍のエネルギー効率と9倍の計算効率を達成することができる。
論文 参考訳（メタデータ） (2021-05-12T06:20:44Z) - Ps and Qs: Quantization-aware pruning for efficient low latency neural
network inference [56.24109486973292]
超低遅延アプリケーションのためのニューラルネットワークのトレーニング中の分級と量子化の相互作用を研究します。
量子化アウェアプルーニングは,タスクのプルーニングや量子化のみよりも計算効率のよいモデルであることが判明した。
論文 参考訳（メタデータ） (2021-02-22T19:00:05Z)
関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。
指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。