論文の概要: Design Conductor 2.0: An agent builds a TurboQuant inference accelerator in 80 hours
- arxiv url: http://arxiv.org/abs/2605.05170v1
- Date: Wed, 06 May 2026 17:40:03 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-05-07 18:41:07.967911
- Title: Design Conductor 2.0: An agent builds a TurboQuant inference accelerator in 80 hours
- Title（参考訳）: Design Conductor 2.0: エージェントが80時間でTurboQuant推論アクセラレータを構築する
- Abstract要約: デザインコンダクタ(Design Conductor)は、Linux対応の5ステージRISC-V CPUを12時間で構築できるシステムである。
本研究では,2026年4月にリリースされたフロンティアモデルを利用したマルチエージェント・ハーネスについて述べる。
システムが自律的に生成する4つの設計について検討する。
- 参考スコア（独自算出の注目度）: 0.18581130088826078
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Driven by a rapid co-evolution of both harness and underlying models, LLM agents are improving at a dizzying pace. In our prior work (performed in Dec. 2025), we introduced "Design Conductor" (or just "Conductor"), a system capable of building a 5-stage Linux-capable RISC-V CPU in 12 hours. In this work, we introduce an updated multi-agent harness powered by frontier models released in April 2026, which is able to handle 80x larger tasks, at higher quality, fully autonomously. Following a brief introduction, we examine 4 designs that the system produced autonomously, including "VerTQ", an LLM inference accelerator which hard-wires support for TurboQuant in a 240-cycle pipeline, starting from the TurboQuant arXiv paper. VerTQ includes heavy compute processing, with 5129 FP16/32 units; the design was mapped to an FPGA at 125 MHz and consumes 5.7 mm^2 in TSMC 16FF (8 attention pipes). We review the key new characteristics that enabled these results. Finally, we analyze Design Conductor's token usage and other empirical characteristics, including its limitations.
- Abstract（参考訳）: LLMエージェントは、ハーネスと基盤モデルの両方の急速な共進化によって、めまいのペースで改善されている。
以前の作業(2025年12月に実行)では,5段階のLinux対応RISC-V CPUを12時間で構築可能なシステムである"Design Conductor"(あるいは単に"Conductor")を導入しました。
本研究では,2026年4月にリリースされたフロンティアモデルを利用したマルチエージェント・ハーネスを導入する。
本稿では,240サイクルのパイプラインでTurboQuantをサポートするLLM推論アクセラレータ"VerTQ"を含む,システムが自律的に生成する4つの設計について検討する。
VerTQは5129 FP16/32の演算処理を備え、設計は125MHzのFPGAにマッピングされ、TSMC 16FF (8個の注意管)で5.7 mm^2を消費する。
これらの結果を実現する上で重要な特徴について概説する。
最後に,デザインコンダクタのトークン使用状況と,その制限を含む経験的特性を分析した。
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