論文の概要: SCE-NTT: A Hardware Accelerator for Number Theoretic Transform Using Superconductor Electronics

• arxiv url: http://arxiv.org/abs/2508.21265v1
• Date: Thu, 28 Aug 2025 23:37:51 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-09-01 19:45:10.903116
• Title: SCE-NTT: A Hardware Accelerator for Number Theoretic Transform Using Superconductor Electronics
• Title（参考訳）: SCE-NTT:超伝導エレクトロニクスを用いた数理論変換用ハードウェア加速器
• Authors: Sasan Razmkhah, Mingye Li, Zeming Cheng, Robert S. Aviles, Kyle Jackman, Joey Delport, Lieze Schindler, Wenhui Luo, Takuya Suzuki, Mehdi Kamal, Christopher L. Ayala, Coenrad J. Fourie, Nabuyuki Yoshikawa, Peter A. Beerel, Sandeep Gupta, Massoud Pedram,
• Abstract要約: 本研究では, 超伝導エレクトロニクス(SCE)を用いた完全同相暗号(FHE)の高速化について検討する。 本稿では,超伝導単一フラックス量子(SFQ)論理とメモリに基づく専用ハードウェアアクセラレータであるSCE-NTTを紹介する。 我々はNTT-128ユニットが34GHzで531万NTT/secを達成することを示す。
• 参考スコア（独自算出の注目度）: 12.616265554244313
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: This research explores the use of superconductor electronics (SCE) for accelerating fully homomorphic encryption (FHE), focusing on the Number-Theoretic Transform (NTT), a key computational bottleneck in FHE schemes. We present SCE-NTT, a dedicated hardware accelerator based on superconductive single flux quantum (SFQ) logic and memory, targeting high performance and energy efficiency beyond the limits of conventional CMOS. To address SFQ constraints such as limited dense RAM and restricted fanin/fanout, we propose a deeply pipelined NTT-128 architecture using shift register memory (SRM). Designed for N=128 32-bit coefficients, NTT-128 comprises log2(N)=7 processing elements (PEs), each featuring a butterfly unit (BU), dual coefficient memories operating in ping-pong mode via FIFO-based SRM queues, and twiddle factor buffers. The BU integrates a Shoup modular multiplier optimized for a small area, leveraging precomputed twiddle factors. A new RSFQ cell library with over 50 parameterized cells, including compound logic units, was developed for implementation. Functional and timing correctness were validated using JoSIM analog simulations and Verilog models. A multiphase clocking scheme was employed to enhance robustness and reduce path-balancing overhead, improving circuit reliability. Fabricated results show the NTT-128 unit achieves 531 million NTT/sec at 34 GHz, over 100x faster than state-of-the-art CMOS equivalents. We also project that the architecture can scale to larger sizes, such as a 2^14-point NTT in approximately 482 ns. Key-switch throughput is estimated at 1.63 million operations/sec, significantly exceeding existing hardware. These results demonstrate the strong potential of SCE-based accelerators for scalable, energy-efficient secure computation in the post-quantum era, with further gains anticipated through advances in fabrication.
• Abstract（参考訳）: 本研究は、FHEスキームにおける重要な計算ボトルネックであるNTT(Number-theoretic Transform)に着目し、完全同相暗号(FHE)の高速化に超伝導エレクトロニクス(SCE)を用いることを検討する。 本稿では,超伝導単一磁束量子(SFQ)論理とメモリに基づく専用ハードウェアアクセラレータであるSCE-NTTについて述べる。 高密度RAMやファンイン/ファンアウト制限といったSFQ制約に対処するため,シフトレジスタメモリ(SRM)を用いた深くパイプライン化されたNTT-128アーキテクチャを提案する。 N=128の32ビット係数のために設計されたNTT-128は、log2(N)=7の処理要素(PE)で構成され、それぞれがバタフライユニット(BU)、FIFOベースのSRMキューを介してピンポンモードで動作する二重係数メモリ、およびツイドル係数バッファを備えている。 BUは、小領域に最適化されたShoupモジュラ乗算器を統合し、あらかじめ計算されたツイドル因子を活用する。 複合論理ユニットを含む50以上のパラメータ化されたセルを持つ新しいRCFQセルライブラリが実装のために開発された。 JoSIMアナログシミュレーションとVerilogモデルを用いて,機能的およびタイミング的正当性を検証した。 多相クロック方式は、ロバスト性を高め、経路バランスのオーバーヘッドを低減し、回路信頼性を向上させる。 NTT-128ユニットは、34GHzで531万NTT/secを達成した。 また,2^14点NTTを約482nsで拡張するなど,大規模化が可能なアーキテクチャも提案する。 キースウィッチのスループットは163万のオペレーション/秒と推定され、既存のハードウェアをはるかに上回っている。 これらの結果から, SCE をベースとする加速器は, 後量子時代のスケーラブルでエネルギー効率の高いセキュアな計算が可能であり, 製造の進展によりさらなる向上が期待できることが示された。

関連論文リスト

• A Constant-Time Hardware Architecture for the CSIDH Key-Exchange Protocol [0.6597195879147555]
  本稿では,FPGAおよびASICプラットフォーム上でのCSIDHの包括的ハードウェア研究について述べる。 CSIDH-512の定時設計では、鍵発生1回あたりのクロックサイクルは1.03時間108ドルである。 180nmプロセスでのASIC実装では、設計には1.065times108$クロックサイクルが必要であり、アシトールデ180MHzの周波数を実現し、キー生成遅延は591msである。
  論文  参考訳（メタデータ） (2025-08-14T21:37:29Z)
• Resource Analysis of Low-Overhead Transversal Architectures for Reconfigurable Atom Arrays [38.6948808036416]
  本稿では,大規模フォールトトレラント量子アルゴリズムのレイアウトと資源推定をサポートする低オーバヘッドアーキテクチャを提案する。 2048ビットのRSAファクタリングは5.6日で19万キュービットで実行でき、QECサイクルは1ミリ秒である。
  論文  参考訳（メタデータ） (2025-05-21T18:00:18Z)
• GDNTT: an Area-Efficient Parallel NTT Accelerator Using Glitch-Driven Near-Memory Computing and Reconfigurable 10T SRAM [14.319119105134309]
  本稿では、グリッチ駆動ニアメモリコンピューティング(GDNTT)を用いた領域効率の高い高並列NTT加速器を提案する。 この設計はデータストレージ用の10Tを統合し、柔軟な行/列のデータアクセスと合理化回路マッピング戦略を可能にする。 評価の結果,提案したNTTアクセラレーターは,最先端技術と比較して1.528*のスループット向上を実現していることがわかった。
  論文  参考訳（メタデータ） (2025-05-13T01:53:07Z)
• A Unified Hardware Accelerator for Fast Fourier Transform and Number Theoretic Transform [0.0]
  Number Theoretic Transform (NTT) は、ポスト量子格子ベースの暗号において効率的な乗算を計算するのに欠かせないツールである。 512点複素FFTと256点NTTの両方をサポートする統一ハードウェアアクセラレータを実証する。 本実装は,FPGA上での最先端のML-KEM/ML-DSA NTTアクセラレータに匹敵する性能を実現する。
  論文  参考訳（メタデータ） (2025-04-15T12:13:05Z)
• Performance Characterization of a Multi-Module Quantum Processor with Static Inter-Chip Couplers [63.42120407991982]
  フリップチップボンディングのような3次元統合技術は、大規模超伝導量子プロセッサを実現するための鍵となる前提条件である。 1つのキャリアチップと4つのキュービットモジュールからなるマルチチップモジュールの設計を提案する。 2つのキュービットを測定し,平均3レベル状態割当誤差を200 nsで9倍10～3ドルとした。 ランダム化ベンチマークから抽出した7×10〜3$の誤差で100 nsの制御Z2量子ゲートを実演する。
  論文  参考訳（メタデータ） (2025-03-16T18:32:44Z)
• EPS-MoE: Expert Pipeline Scheduler for Cost-Efficient MoE Inference [49.94169109038806]
  本稿では,既存の並列処理方式を超越したMoE用パイプラインスケジューラであるEPS-MoEを紹介する。 その結果,既存の並列推論手法と比較して,プリフィルスループットは52.4%向上した。
  論文  参考訳（メタデータ） (2024-10-16T05:17:49Z)
• Analog Spiking Neuron in CMOS 28 nm Towards Large-Scale Neuromorphic Processors [0.8426358786287627]
  本研究では,TSMCの28nmCMOS技術を用いた低消費電力Leaky Integrate- and-Fireニューロンの設計を提案する。 製造されたニューロンは1.61 fJ/スパイクを消費し、34$mu m2$の活性領域を占有し、最大スパイク周波数は250mVで300kHzである。
  論文  参考訳（メタデータ） (2024-08-14T17:51:20Z)
• A Heterogeneous RISC-V based SoC for Secure Nano-UAV Navigation [40.8381466360025]
  ナノUAVは高度な計算能力を必要とする一方で、大きな電力とペイロードの制約に直面している。 9mm2200mWシステム・オン・ア・チップ(SoC)のShaheenについて紹介する。 Linux対応のRV64コアと、v1.0の承認されたハイパーバイザ拡張と、低コストで低消費電力のメモリコントローラを統合している。 同時に、汎用DSP向けに最適化されたRV32コアの完全プログラム可能なエネルギー効率と面積効率のマルチコアクラスタを統合している。
  論文  参考訳（メタデータ） (2024-01-07T16:03:47Z)
• SupeRBNN: Randomized Binary Neural Network Using Adiabatic Superconductor Josephson Devices [44.440915387556544]
  AQFPデバイスはバイナリニューラルネットワーク(BNN)計算の優れたキャリアとして機能する。 本稿では,AQFPに基づくランダム化BNNアクセラレーションフレームワークSupeRBNNを提案する。 本稿では,ReRAMベースのBNNフレームワークのエネルギー効率を約7.8×104倍に向上することを示す。
  論文  参考訳（メタデータ） (2023-09-21T16:14:42Z)
• Adaptable Butterfly Accelerator for Attention-based NNs via Hardware and Algorithm Co-design [66.39546326221176]
  多くのAIタスクにおいて、注意に基づくニューラルネットワークが普及している。 注意機構とフィードフォワードネットワーク(FFN)の使用は、過剰な計算とメモリ資源を必要とする。 本稿では,注目機構とFFNの両方を近似するために,バタフライの分散パターンを統一したハードウェアフレンドリーな変種を提案する。
  論文  参考訳（メタデータ） (2022-09-20T09:28:26Z)
• Low Latency CMOS Hardware Acceleration for Fully Connected Layers in Deep Neural Networks [1.9036571490366496]
  FCアクセラレータFC-ACCLは、行列ベクトル乗算のための1288x8または16x16の処理要素に基づいている。 この設計は、大きなFC6層の遅延をAlexNetで60%削減し、代替のEIEソリューションと比較してVGG16で3パーセント削減することができる。
  論文  参考訳（メタデータ） (2020-11-25T15:49:38Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。