論文の概要: EULER-ADAS: Energy-Efficient & SIMD-Unified Logarithmic-Posit Engine for Precision-Reconfigurable Approximate ADAS Acceleration
- arxiv url: http://arxiv.org/abs/2605.06875v1
- Date: Thu, 07 May 2026 19:20:10 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-05-11 19:43:38.575294
- Title: EULER-ADAS: Energy-Efficient & SIMD-Unified Logarithmic-Posit Engine for Precision-Reconfigurable Approximate ADAS Acceleration
- Title（参考訳）: EULER-ADAS:精密再構成可能な近似ADAS加速のためのエネルギー効率・SIMD統一対数ポジットエンジン
- Authors: Mukul Lokhande, Ratko Pilipovic, Omkar Kokane, Adam Teman, Santosh Kumar Vishvakarma,
- Abstract要約: EULER-ADASは、エネルギー効率と信頼性を意識したADASアクセラレーションのためのSIMD対応の対数有界型ニューラルネットワークエンジンである。
提案したデータパスは,有界正規化ポジット表現,段階適応対数マンティサ乗算とビットトランケーション,SIMD共有クイア蓄積経路を組み合わせたものである。
FPGAの実装により、提案された構成により、LUT数を41.4%、遅延を76.1%、パワーを71.9%削減できる。
- 参考スコア（独自算出の注目度）: 0.12314765641075437
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Advanced driver-assistance systems (ADAS) require neural compute engines that deliver low-latency inference under strict power and area constraints. Posit arithmetic is attractive for such accelerators because it provides high numerical fidelity at low precision, but its variable-length regime encoding increases encode/decode cost and exposes the datapath to large regime-field fault effects. This paper presents EULER-ADAS, a SIMD-enabled logarithmic bounded-Posit neural compute engine for energyefficient and reliability-aware ADAS acceleration. The proposed datapath combines bounded-regime Posit representation, stageadaptive logarithmic mantissa multiplication with bit truncation, and a SIMD-shared quire accumulation path supporting Posit- (8,0), Posit-(16,1), and Posit-(32,2) execution. The unified architecture enables 4xPosit-8, 2xPosit-16, or 1xPosit-32 operation without duplicating precision-specific hardware. FPGA implementation shows that the proposed configurations reduce LUT count by up to 41.4%, delay by up to 76.1%, and power by up to 71.9% relative to exact Posit neural compute engines, while achieving up to 10x lower energy-delay product than radix-4 Booth-based Posit multipliers. In 28-nm CMOS, the bounded variants occupy 0.013-0.016 mm2 , consume 19.8-22.1 mW, and operate at up to 1.84 GHz. Application-level evaluation across image-classification, ADAS, and edge-inference workloads shows that the evaluated Posit-16 and Posit-32 configurations remain within about 1.5 percentage points of FP32 accuracy. A TinyYOLOv3 prototype on Pynq-Z2 achieves 78 ms latency at 0.29 W and 22.6 mJ/frame, demonstrating the suitability of EULERADAS for low-power real-time ADAS inference.
- Abstract（参考訳）: 高度な運転支援システム(ADAS)は、厳格なパワーと領域制約の下で低遅延推論を提供するニューラルネットワークエンジンを必要とする。
ポジット算術は、低精度で高い数値忠実度を提供するため、そのような加速器にとって魅力的であるが、その可変長レジーム符号化はエンコード/デコードコストを増大させ、データパスを大規模なレジーム-フィールド障害効果に公開する。
本稿では,エネルギー効率と信頼性を考慮したADAS加速のためのSIMD対応対数有界ニューラルネットワークエンジンであるEULER-ADASを提案する。
提案したデータパスは、有界正準表現、段階適応対数行列乗算とビットトランケーション、およびPosit- (8,0), Posit-(16,1), Posit- (32,2) 実行をサポートするSIMD共有クイア累積経路を組み合わせたものである。
統一アーキテクチャでは、4xPosit-8、2xPosit-16、または1xPosit-32を精度の高いハードウェアを重複させることなく利用できる。
FPGAの実装により、提案された構成は、LUT数を最大41.4%、遅延を最大76.1%、パワーを最大71.9%削減し、一方、Radix-4 BoothベースのPosit乗算器よりも最大10倍低いエネルギー遅延積を実現している。
28nm CMOSは0.013-0.016 mm2で19.8-22.1 mWを消費し、最大1.84GHzで動作する。
画像分類、ADAS、エッジ推論のワークロードにわたるアプリケーションレベルの評価は、評価されたPosit-16とPosit-32の構成がFP32精度の1.5パーセント以内であることを示している。
Pynq-Z2 の TinyYOLOv3 プロトタイプは 78 ms のレイテンシを 0.29 W と 22.6 mJ/frame で達成し、低消費電力のリアルタイム ADAS 推論における EULERADAS の適合性を実証した。
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