論文の概要: Controllable Quantum Memory Capacity in Quantum Reservoir Networks with Tunable partial-SWAPs
- arxiv url: http://arxiv.org/abs/2605.12713v2
- Date: Fri, 15 May 2026 15:00:26 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-05-18 21:22:25.959043
- Title: Controllable Quantum Memory Capacity in Quantum Reservoir Networks with Tunable partial-SWAPs
- Title（参考訳）: チューナブル部分SWAPを用いた量子貯留層ネットワークにおける制御可能な量子メモリ容量
- Abstract要約: そこで本研究では,QRNのメモリ消費率を直接制御できる部分SWAPと呼ばれるハードウェア実現機構を提案する。
メモリ容量が生じる正確なメカニズムは、完全には理解されず、完全に制御可能である。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: In the field of quantum reservoir computing (QRC), many different computational models and architectures have been proposed. From these models, we identify feedback-based models -- which use a feedback mechanism to re-embed classical measurements from the QRC -- and recurrent models -- which use a multi-register approach with memory and readout qubits -- as the two major competing architectures that have been discussed and validated on hardware. In this paper, we advance upon the recurrent architectures, which employ a two register approach to endow the QRC with a fading memory. While these approaches have been validated on hardware and have demonstrated great real-world performance on noisy-intermediate-scale-quantum (NISQ) quantum processing units (QPUs), the exact mechanism through which the memory capacity arises is not completely understood or fully controllable. With this, we augment the recurrent approaches and present a hardware-realizable mechanism, which we call a tunable partial-SWAP, that allows for the direct control of the rate of memory dissipation from a QRN implemented on a gate-based QPU. The theory behind this mechanism is discussed in terms of a controlled amplitude-damping channel and validation experiments using a randomized short-term memory capacity (STMC) recall benchmark and the NARMA-5 dataset are conducted using simulation and IBM QPUs, respectively.
- Abstract（参考訳）: 量子貯水池計算(QRC)の分野では、多くの異なる計算モデルとアーキテクチャが提案されている。
これらのモデルから、ハードウェア上で議論され、検証された2つの主要な競合するアーキテクチャとして、フィードバックベースのモデル -- QRCから古典的な測定値を再組込むフィードバックメカニズムと、メモリとリードアウトキュービットを備えたマルチレジストアプローチを使用するリカレントモデル -- を特定します。
本稿では,2レジスタ方式でQRCをフェージングメモリで実現し,再帰的アーキテクチャを推し進める。
これらの手法はハードウェア上で検証され、ノイズ・中間量子量子(NISQ)量子処理ユニット(QPU)上で優れた実世界の性能を示したが、メモリ容量が生じる正確なメカニズムは完全には理解されておらず、完全に制御可能である。
これにより、再帰的なアプローチを強化し、ゲートベースのQPU上に実装されたQRNからメモリの消散率を直接制御できる、チューナブル部分SWAPと呼ばれるハードウェア実現可能なメカニズムを提案する。
このメカニズムの背景にある理論は、制御振幅減衰チャネルと、ランダム化短期記憶容量(STMC)リコールベンチマークと、シミュレーションとIBM QPUを用いてNARMA-5データセットを用いて検証実験を行う。
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