論文の概要: E-ReCON: An Energy- and Resource-Efficient Precision-Configurable Sparse nvCIM Macro for Conventional and Spiking Neural Edge Inference

• arxiv url: http://arxiv.org/abs/2605.20717v1
• Date: Wed, 20 May 2026 05:18:27 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-05-21 19:19:56.486374
• Title: E-ReCON: An Energy- and Resource-Efficient Precision-Configurable Sparse nvCIM Macro for Conventional and Spiking Neural Edge Inference
• Title（参考訳）: E-ReCON: 従来型およびスパイクニューラルエッジ推論のためのエネルギー効率と資源効率の良い精度設定可能なスパースnvCIMマクロ
• Authors: Ankit Kumar Tenwar, Mukul Lokhande, Santosh Kumar Vishvakarma,
• Abstract要約: E-ReCONはエッジAI推論のためのコンパクトな3T1R ReRAMビットセルに基づく16 Kbのデジタルコンピュートインメモリ(DCIM)マクロである。 新たなインターリーブ10T/28T加算木を導入し、トランジスタ数と消費電力をそれぞれ37%と28%削減した。 提案したマクロは、最小レイテンシ0.48 ns、スループット2.31-3.1 TOPS、エネルギー効率419 TOPS/Wを実現している。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: This work presents E-ReCON, a 16 Kb energy and resource-efficient digital compute-in-memory (DCIM) macro based on a compact 3T1R ReRAM bitcell for edge-AI inference. The proposed bitcell occupies only 0.85 um^2 and supports reliable AND-based in-memory multiplication for both conventional convolutional neural network (CNN) and spiking neural network (SNN) workloads. To reduce accumulation overhead, a novel interleaved 10T/28T adder tree is introduced, reducing transistor count and power consumption by 37% and 28%, respectively, compared to a conventional 28T RCA-based design. Implemented in 65 nm CMOS at 1.2 V, the proposed macro achieves a minimum latency of 0.48 ns, throughput of 2.31-3.1 TOPS, and energy efficiency of up to 419 TOPS/W. When evaluated on LeNet-5, AlexNet, and CNN-8 models, the macro achieves 97.81%, 93.23%, and 96.51% accuracy on MNIST/A-Z, CIFAR10, and SVHN datasets, respectively. In addition, 40% pruning preserves nearly 99.8% of the original accuracy while reducing MAC operations and computation cycles. For SNN-oriented workloads, the proposed AND-type bitcell efficiently supports spike-weight multiplication with low switching activity, where the 2A2W configuration achieves accuracy close to the FP32 baseline across VGG-8, VGG-16, and ResNet-18 networks on CIFAR-10, CIFAR-100, and ImageNet-1K datasets. Compared to prior ADC-based ReRAM-CIM designs, the proposed architecture improves latency and energy efficiency by nearly 30-40% while maintaining robust operation under full PVT and ReRAM variability. Overall, E-ReCON provides a scalable, low-latency, and energy-efficient nvCIM platform for next-generation edge-AI, IoT, biomedical sensing, and neuromorphic applications.
• Abstract（参考訳）: エッジAI推論のためのコンパクトな3T1R ReRAMビットセルをベースとした16Kbのエネルギーと資源効率のデジタルコンピュートインメモリ(DCIM)マクロであるE-ReCONを提案する。 提案されたビットセルの占有率は0.85 um^2に過ぎず、従来の畳み込みニューラルネットワーク(CNN)とスパイクニューラルネットワーク(SNN)の両方のワークロードに対して、信頼性の高いANDベースのインメモリ乗算をサポートする。 集積オーバーヘッドを低減するため、従来の28T RCA設計と比較してトランジスタ数と消費電力を37%、消費電力を28%削減した新しいインターリーブ10T/28T加算木を導入した。 提案したマクロは 1.2 V で65nm CMOSで実装されており、最小レイテンシは 0.48 ns、スループットは 2.31-3.1 TOPS、エネルギー効率は 419 TOPS/W である。 LeNet-5、AlexNet、CNN-8モデルで評価すると、MNIST/A-Z、CIFAR10、SVHNデータセットでそれぞれ97.81%、93.23%、96.51%の精度が得られる。 さらに、40%のプルーニングは元の精度の99.8%近くを保持し、MAC演算と計算サイクルを減らしている。 SNN指向のワークロードでは、2A2W構成は、CIFAR-10, CIFAR-100, ImageNet-1Kデータセット上のVGG-8, VGG-16, ResNet-18ネットワーク間のFP32ベースラインに近い精度を達成する。 従来の ADC ベースの ReRAM-CIM 設計と比較して,提案アーキテクチャは,完全な PVT と ReRAM の可変性の下での堅牢な動作を維持しながら,レイテンシとエネルギー効率を30-40% 向上させる。 全体として、E-ReCONは、次世代エッジAI、IoT、バイオメディカルセンシング、ニューロモルフィックアプリケーションのためのスケーラブルで低レイテンシ、エネルギー効率のnvCIMプラットフォームを提供する。

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