論文の概要: IMAGINE: An 8-to-1b 22nm FD-SOI Compute-In-Memory CNN Accelerator With an End-to-End Analog Charge-Based 0.15-8POPS/W Macro Featuring Distribution-Aware Data Reshaping

• arxiv url: http://arxiv.org/abs/2412.19750v1
• Date: Fri, 27 Dec 2024 17:18:15 GMT
• ステータス: 翻訳完了
• システム内更新日: 2024-12-30 17:25:14.716408
• Title: IMAGINE: An 8-to-1b 22nm FD-SOI Compute-In-Memory CNN Accelerator With an End-to-End Analog Charge-Based 0.15-8POPS/W Macro Featuring Distribution-Aware Data Reshaping
• Title（参考訳）: IMAGINE: 8-to-1b 22nm FD-SOI Compute-In-Memory CNN Accelerator with a End-to-End Analog Charge-based 0.15-8POPS/W Macro Featuring Distribution-Aware Data Reshaping
• Authors: Adrian Kneip, Martin Lefebvre, Pol Maistriaux, David Bol,
• Abstract要約: 作業負荷適応型1-to-8b CIM-CNNアクセラレータであるIMAGINEを22nm FD-SOIで紹介する。 1152x256のエンドツーエンドのチャージベースマクロと、パワーハングリーDACを回避する入力シリアル、ウェイトパラレルの蓄積に基づくマルチビットDPを導入している。 測定結果は、MNISTとCIFAR-10の競争力を持つ、0.3/0.6Vで40TOPS/Wの8b系レベルのエネルギー効率を示す。
• 参考スコア（独自算出の注目度）: 0.6071203743728119
• License:
• Abstract: Charge-domain compute-in-memory (CIM) SRAMs have recently become an enticing compromise between computing efficiency and accuracy to process sub-8b convolutional neural networks (CNNs) at the edge. Yet, they commonly make use of a fixed dot-product (DP) voltage swing, which leads to a loss in effective ADC bits due to data-dependent clipping or truncation effects that waste precious conversion energy and computing accuracy. To overcome this, we present IMAGINE, a workload-adaptive 1-to-8b CIM-CNN accelerator in 22nm FD-SOI. It introduces a 1152x256 end-to-end charge-based macro with a multi-bit DP based on an input-serial, weight-parallel accumulation that avoids power-hungry DACs. An adaptive swing is achieved by combining a channel-wise DP array split with a linear in-ADC implementation of analog batch-normalization (ABN), obtaining a distribution-aware data reshaping. Critical design constraints are relaxed by including the post-silicon equivalent noise within a CIM-aware CNN training framework. Measurement results showcase an 8b system-level energy efficiency of 40TOPS/W at 0.3/0.6V, with competitive accuracies on MNIST and CIFAR-10. Moreover, the peak energy and area efficiencies of the 187kB/mm2 macro respectively reach up to 0.15-8POPS/W and 2.6-154TOPS/mm2, scaling with the 8-to-1b computing precision. These results exceed previous charge-based designs by 3-to-5x while being the first work to provide linear in-memory rescaling.
• Abstract（参考訳）: チャージドメイン・コンピュート・イン・メモリ(CIM) SRAMは、最近、エッジでサブ8b畳み込みニューラルネットワーク(CNN)を処理するために、計算効率と精度の妥協点となっている。 しかし、それらは一般に固定ドット積(DP)電圧スイングを利用しており、これはデータ依存のクリッピングやトランケーション効果により、貴重な変換エネルギーを無駄にし、計算精度を低下させるため、有効なADCビットが失われる。 これを解決するために、22nm FD-SOIのワークロード適応型1-to-8b CIM-CNNアクセラレータIMAGINEを提案する。 1152x256のエンドツーエンドのチャージベースマクロと、パワーハングリーDACを回避する入力シリアル、ウェイトパラレルの蓄積に基づくマルチビットDPを導入している。 チャネルワイドDPアレイ分割とアナログバッチ正規化(ABN)の線形内ADC実装を組み合わせることで適応スイングを実現し、分散対応データ再構成を実現する。 臨界設計制約は、CIM対応のCNNトレーニングフレームワークに、シリコン後等価ノイズを含めることで緩和される。 測定結果は、MNISTとCIFAR-10の競争力を持つ、0.3/0.6Vで40TOPS/Wの8b系レベルのエネルギー効率を示す。 さらに、187kB/mm2マクロのピークエネルギーと面積効率はそれぞれ0.15-8POPS/Wと2.6-154TOPS/mm2に達し、8-to-1bの計算精度でスケールする。 これらの結果は、線形インメモリ再スケーリングを提供する最初の作業でありながら、以前の3～5倍の電荷ベースの設計を上回った。

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